Een probleem van PLI voor Verilog

[eruisi]

Ik gebruik PLI1.0 voor NCVerilog in een eenvoudig ontwerp, maar om een aantal fouten.

Hier is mijn PLI functie in C:
Code:int my_timing ()

(

handvat poort;

dubbele new_rise, new_fall;acc_initialize ();

acc_configure (accToHiZDelay, "max");

gate = acc_handle_tfarg (1);acc_fetch_delays (gate, & new_rise, & new_fall);

io_printf ( "Gate% s oud vertraging: Rise-% f, val-% f \ n", acc_fetch_fullname (poort), new_rise, new_fall);new_rise = acc_fetch_tfarg (2);

new_fall = acc_fetch_tfarg (3);

acc_replace_delays (poort, new_rise, new_fall);

acc_fetch_delays (gate, & new_rise, & new_fall);

io_printf ( "Gate% s nieuwe vertraging: Rise-% f, val-% f \ n", acc_fetch_fullname (poort), new_rise, new_fall);

acc_close ()

 

[aji_vlsi]

Ik vertrouw erop dat de fout te zeggen "nog niet geimplementeerd" - Waarom geloof je het nog steeds werkt?Heeft u golfvorm of een ander bewijs?U kunt het beste contact opnemen met CDN steunen als zij kunnen beschikbaar in nieuwere release.

Ook probeert het porten naar VPI, dat is de weg gaan, ACC / TF is veel te oud (hoewel iets sneller dan VPI)

Groeten
Ajeetha, CVC
www.noveldv.com

 

[eruisi]

De nieuwe vertragingen worden afgedrukt op basis van de waarden die ik feteched uit de simulator.
Code:acc_replace_delays (poort, new_rise, new_fall);

acc_fetch_delays (gate, & new_rise, & new_fall);

io_printf ( "Gate% s nieuwe vertraging: Rise-% f, val-% f \ n", acc_fetch_fullname (poort), new_rise, new_fall);

 

[eruisi]

Ik run een testbench en vastgesteld dat de poort vertragingen worden niet beïnvloed.
Heb ik gebruik acc_replace_delays () op de verkeerde manier of het
is niet geïmplementeerd in ldv4?
Het
is heel vreemd voor mij want ik was de volgende voorbeelden in cdsdoc van ldv4.

Kan iemand me helpen?

Hier is de verilog code:
Code:"tijdsbestek 1ns/100ps

module nand4 (D1, D2, D3, D4, uit);

input D1, D2, D3, D4;

uitgang uit;draad OUT1, OUT2;

NAND nd1 (OUT1, D1, D2);

NAND nd2 (OUT2, D3, D4);

NAND nd3 (uit, OUT1, OUT2);

endmodulemodule nand4_tb ();

reg-W1, W2, W3, W4;

draad uit;nand4 dut (. d1 (w1). d2 (W2),. d3 (W3),. d4 (W4),. out (uit));eerste beginnen

w1 = 0; w2 = 0; w3 = 1; W4 = 0;

# 10 w1 = 0; w2 = 0; w3 = 1; W4 = 1;

# 20 $ afwerking;

eindigeneerste beginnen

$ fsdbDumpfile ( "top.fsdb");

$ fsdbDumpvars (0, TU Delft);

eindigenoorspronkelijke $ my_timing (nand4_tb.dut.nd2, 10, 10);

endmodule

 

[aji_vlsi]

eruisi schreef:

Ik run een testbench en vastgesteld dat de poort vertragingen worden niet beïnvloed.

Heb ik gebruik acc_replace_delays () op de verkeerde manier?