H
harsh_electro
Guest
Hi Friends,
Ik heb geprobeerd te bereiken timing simulatie voor RC5 ronde sleutel generatie.
Ik heb een 128 bit sleutel lange gebruiker waarop de gegevens van RAM-geheugen die is 26 locatie en elke locatie 32 bit breed versleutelt.
Ik heb 2 regeisters a_reg en b_reg en er zijn in totaal 78 ronde voor de belangrijkste uitbreiding.
algoritme is als dit
als clr = 0
belasting RAM met een vooraf hex opgeroepen nummer Pw en Qw
wanneer Toets = 1 belasting gebruiker sleutel (128 bit) in 4 registers (L_arry)
Dit is essentieel in staat.
uit Key in staat de controller wordt verplaatst naar KEY uitbreiding staat in nextcycle.
Hier is de sleutel is generaed na 26 * 3 ronde van encryptie rondes.
aan het einde van de ronde de key_expansion dat is geladen in ROM en controller gaat in op Key _Rdy staat en van daar gaat het bij onbelaste toestand.
Ik ben klaar met de functionele simulatie maar tijdens de timing simulatie route en placmenent mapping onder Xilinx de Mppaing mislukt
Error 18: ontwerp is te groot voor het apparaat en pakket geselecteerd.
Iam met behulp van studenten versie van Xilinx en het heeft geen FPGA die kan ondersteunen meer dan 656 IOBS.
Mijn IOB tellen meer dan te veel.
Is er een manier om deze code te optimaliseren? En krijg deze vaste fout?
Ik heb oprecht gewerkt op dit punt. Appriciate zal ik uw hulp.
Thanks & Regards
Harsh
Ik heb geprobeerd te bereiken timing simulatie voor RC5 ronde sleutel generatie.
Ik heb een 128 bit sleutel lange gebruiker waarop de gegevens van RAM-geheugen die is 26 locatie en elke locatie 32 bit breed versleutelt.
Ik heb 2 regeisters a_reg en b_reg en er zijn in totaal 78 ronde voor de belangrijkste uitbreiding.
algoritme is als dit
als clr = 0
belasting RAM met een vooraf hex opgeroepen nummer Pw en Qw
wanneer Toets = 1 belasting gebruiker sleutel (128 bit) in 4 registers (L_arry)
Dit is essentieel in staat.
uit Key in staat de controller wordt verplaatst naar KEY uitbreiding staat in nextcycle.
Hier is de sleutel is generaed na 26 * 3 ronde van encryptie rondes.
aan het einde van de ronde de key_expansion dat is geladen in ROM en controller gaat in op Key _Rdy staat en van daar gaat het bij onbelaste toestand.
Ik ben klaar met de functionele simulatie maar tijdens de timing simulatie route en placmenent mapping onder Xilinx de Mppaing mislukt
Error 18: ontwerp is te groot voor het apparaat en pakket geselecteerd.
Iam met behulp van studenten versie van Xilinx en het heeft geen FPGA die kan ondersteunen meer dan 656 IOBS.
Mijn IOB tellen meer dan te veel.
Is er een manier om deze code te optimaliseren? En krijg deze vaste fout?
Ik heb oprecht gewerkt op dit punt. Appriciate zal ik uw hulp.
Thanks & Regards
Harsh