DRC Regel voor Metal3/VIA2

H

hulpeloos

Guest
Is de DRC regel: Metal3 overlapping met VIA2 nodig.Wat zal er gebeuren als er sprake is van een VIA2 maar geen Metal3 op de top van het in een drievoudige metaallaag proces.Elk potentieel probleem zal ontstaan als gevolg van deze?

 
Hoi, hulpeloos
Ik denk dat deze situatie niet zal gebeuren in een echte case.If je moet niet laten M2 tot en met M3, de VIA2 is niet nodig ook.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />sante,
flyankh.

 
Is de DRC regel: Metal3 overlapping met VIA2 nodig.Wat zal er gebeuren als er sprake is van een VIA2 maar geen Metal3 op de top van het in een drievoudige metaallaag proces.Elk potentieel probleem zal ontstaan als gevolg van deze?

Ik denk niet dat het nodig is!maar waarom je VIA2 zonder M2-to-M3-verbinding?

 
Ik vroeg me af wat er de "VIA2" materiaal na het fabriceren is.
Zal het nog METAL3?

 
De VIA2 in de fysieke layout is gewoon een gat tussen de metal2 laag en de metal3 layer.It niet behoorde tot metal2 of metal3.Actually, de VIA2 is een onafhankelijke laag

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />
 
hulpeloos schreef:

Ik vroeg me af wat er de "VIA2" materiaal na het fabriceren is.

Zal het nog METAL3?
 
Als u een zee van VIA2s maar geen metal3 op de top, dan loopt u het risico van het creëren van antennes.Dit wordt meestal gedekt door de DRC regels in het kader van de "antenne fouten" categorie.
Dit is geen waarschuwing, maar een fout (althans in de processen die ik ken, zoals TSMC, Motorola, STBicmos, Sige-IBM en dergelijke)
en u kunt geen tape-out van uw fiches totdat deze worden verwijderd.

 
Hoi,

Ik denk dat het afhangt van uw proces.
Als u invullen VIA gaatje met refractaire metalen (voor ex. W), het
is niet erg als je dengerous missen ME3 over VIA2.
Wanneer u etch ME3 kunt u alleen iets etch vuurvaste metalen, maar niet ME2.

Antenne-effect treedt op wanneer grote open oppervlak van drijvende geleidende lagen verbinding naar gate oxide.

groeten,

Uladz55

 
iets anders over de antenne-ingang.

Meestal
is het gevaarlijk voor dunne gate oxide.
TSMC van mening dat dit effect voor 0.25u, 0.18u, ...proces.

Metall en Poly lagen (geleidende lagen) "verzamelen" heffingen.

Totale oppervlakte van coductive laag is niet zo belangrijk, het meest kritisch is de zijkant ruimte, omdat alleen deze zijde ruimte verzamelen kosten tijdens plasma etsen.

Diffusie regio's zijn de bron - drain regio's.
Dus, als u zeer lange geleidende lijn, verbonden met de kleine ruimte van gate oxide (voor ex. U de output en input van inverters) beter aan te sluiten van deze lijn source-drain regio eerste (bij contact) en na die verbinding maken met poort (door VIA).

b / Rgds

 
Als u slechts een contactpunt en het is niet overlappende volgens ontwerp regels metaal in VIA gat zal worden ets in geval van een masker afwijking.Als gevolg van de contactpersoon in deze plaats wordt niet betrouwbaar zijn.

 
hulpeloos schreef:

Is de DRC regel: Metal3 overlapping met VIA2 nodig.
Wat zal er gebeuren als er sprake is van een VIA2 maar geen Metal3 op de top van het in een drievoudige metaallaag proces.
Elk potentieel probleem zal ontstaan als gevolg van deze?
 
Het is een DRC fout.
In het algemeen, via cel omvatten onder metaal, boven metaal en via laag, dus je
kunt beter gebruik via cel niet trekken via laag afzonderlijk te avoide deze fout.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top