doen jullie weten waarom bedrijf gebruik C + + / C om HWverification doen?

[sweesw]

Kan iemand hebben gebruikt C / C + + te ASIC verificatie praten over uw gereedschappen en verificatie stroom die u gebruikt doen?

 

[edavio]

Normaal gesproken hebben we een aantal testbank in C. Met behulp van PLI hebben, verbinden we ModelSim en c routing samen. Weet je, sommige algoritme zijn zeer complex, zoals rekenkundige codering. Het is heel moeilijk om te schrijven testbank in HDL. Dus, C + + PLI verilog is het meest methology in ons ontwerp flow.

 

[zhangpengyu]

Hi sweesw! Ik denk dat het is gemakkelijk en goedkoop te gebruiken CE is een goede keuze, behalve dat de prijs. zhpy

 

[AlexWan]

hi, In de verificatie, moeten we niet betalen onze aandacht voor de timing, enige functie. Wij bouwen het gedrag modellen voor de montage van de TU Delft-interface timing. Dus kunnen we code schrijven met de high-level programmeertaal, zoals C / C + +, SystemC etc.

 

[rx300]

Simpel gezegd, kunnen die bedrijven niet hartelust speciale controle-instrument, zoals specman. Dus C / C + + wordt het "arme" man HVL. C / C + + werken, maar de gebruiker kan zijn dat veel meer code te schrijven, terwijl in specman veel functies zijn ingebouwd in de taal.

 

[spauls]

C / C + + zijn meer algoritmische dan HDL, al deze SystemC, E zijn in principe deelverzamelingen van C / C + +.

 

[tohji]

Dat doen we volledige controle in C / C + +. Met SystemC, is het toegestaan ​​om co-simulatie te doen met het ISS en HDL-modellen. Echter, de HDL-model meestal niet precies weerspiegelt de timing. Misschien moeten we SystemC model te veranderen, aan te passen aan het. By the way, I dont eens de controle alleen forcus op functionaliteit. We hebben timing zorg.

 

[kidman]

Momenteel is mijn bedrijf met behulp van SystemC nu. Oorspronkelijk, enkele ingenieurs in mijn bedrijf met behulp van E als verificatie taal, maar nu lijkt het E is het onmogelijk om een ​​standaard taal. Ik gebruik Cadence Incisive voor SystemC en HDL mix-taal simulatie. Cadence ondersteunt SystemC goed in de meeste gevallen. Het enige wat ik niet gewend ben is wanneer se verkeerd is, ncsim rapporten signaal fout en vraagt ​​me om Cadence om steun te bellen, is er geen meer debug informatie. Om fouten op te sporen, moet u statische compilatie van uw bank en design. Cadence lijkt een betere debug omgeving te bieden in de 5.3 versie. SystemC heeft veel functies, zoals transactie record, in zeer goede willekeurige generatie regeling, beweringen, enz. Ook Debussy is die een interface vormen SystemC signaal rechtstreeks opnemen op FSDB formaat, maar je moet opgeven signalen een voor een. Hun AE vertelde me dat de volgende versie van Debussy zal een interface gelijk aan die in Verilog te bieden. Mijn gevoel is dat SystemC is handiger dan PLI omdat de interface tussen de twee talen is verborgen voor jou, hoef je niet te verzorgen het.