Digitaal ontwerp vraag ..

[sp3]

Hi all,

Ik heb een digitale ontwerp vraag hier ..Kijk op de bijlage ..

Ik heb de input voor DFF als D. later deze ingang is XORed met de Q (output van DFF).De XOR-output wordt doorgegeven aan een onbekend circuit, zodat ik nu de oorspronkelijke ingang D. niemand van de jongens laat me wat is hier de onbekende circuit?

Bedankt,
sp3
Sorry, maar je moet ingelogd zijn om deze bijlage weer te geven

 

[shweta_eda]

gewoon logische XOF-schakeling zullen input geven de vorige ............ isntit
de CKT zal worden ........ XOR-poort

 

[sp3]

Hi shweta_eda,

Maar dat is prima voor een Combo logica ..Hier hebben we een D-FF, waardoor de uitgang van de steekproef.Dus neem ik de zorg van deze?

Bedankt,
sp3

 

[dipakg]

Hi SP3,

Ik uw CKT onbekend is D-FF dan moet je overwegen er clks vertraging van 2 worden, na dat u de waarde krijgt D als de uiteindelijke uitvoer.Ik ben het bevestigen van de CKT diagram.

Met vriendelijke groet,
Dipak<img src="http://images.elektroda.net/54_1214026133_thumb.jpg" border="0" alt="Digital design question.." title="Digitaal ontwerp vraag .."/>

 

[nand_gates]

Hier is de D FF en XOR-poort zal fungeren als edge detector voor D-ingang.Als er een verandering
D-ingang op het circuit zal een puls een cyclus.Om de originele D-ingang weer
Sluit de uitgang van XOR T FF.

 

[dipakg]

Hi nand_gates,

Ik wist niet dat u daadwerkelijk krijgt.Zal niet T-FF zal de output altijd als 1?Omdat de uitgang van de XOR zal altijd 0 (D en Q zijn hetzelfde).Laat het me weten als ik het mis?

Bedankt,
Dipak

 

[nand_gates]

Hier is de verilog code ...Zie het zelf ur.

/ / D FF en XOR-poort circuit randdetector
Code:

edge_detect module (

/ / Uitgangen

d_event,

/ / Ingangen

CLK, reset_n, d

);

CLK-ingang, reset_n, d;

d_event output;

reg q;

toewijzen d_event = d ^ q;

@ altijd (posedge clk of negedge reset_n)

if (! reset_n)

q <= 0;

anders

q <= d;endmodule / / edge_detect