DFT voor de FPGA

[rogger123]

Hoi, Zou het mogelijk zijn om DFT voor de FPGA gebaseerde ontwerpen. Ik bedoel eigenlijk scan ketens?

 

[eda_wiz]

DFT logica wordt gebruikt om de chip voor manfacturing / fabricage fouten te testen als gevolg van besmetting wafer, variatie in doping, korte broek / open in silicium, etc. .. omdat FPGA is al manfuactured en getest,,, is DFT logica niet vereist FPGA ontwerpen.

 

[videohu]

Ik denk dat je DFT circuit invoegen in FPGA op uw ontworpen circuits te testen. JTAG circuit van nature in FPGA wordt gebruikt om de FPGA te testen en voor debug doeleinden.

 

[eda_wiz]

[Quote = videohu] Ik denk dat je DFT circuit invoegen in FPGA op uw ontworpen circuits te testen. JTAG circuit van nature in FPGA wordt gebruikt om de FPGA te testen en voor debug doeleinden. [/Quote] test voor wat? goed als u van plan om het circuit op functionaliteit controleren op verschillende knooppunten in het circuit .. u kunt dat doen beter door gebruik van software tools (zoals chipscope pro voor Xilinx). ok toch veronderstel dat u de scan-keten in te voegen in FPGA logica hoe ziek u test het ... (ATES, die miljoenen dollars kostte de ATPG patronen pomp en analyseren van de resultaten incase van ASIC testen) als u van plan om dit proces handmatig te doen ... .. Ik denk dat het zal heel erg moeilijk

 

[andromeda]

Als idee is om backanotated netlist (na scan ketting insertion) te gebruiken voor FPGA prototyping, je zou kunnen proberen de beroemde Foster-Benning boek te vinden, die zij dekken deze zaak. Vanuit mijn oogpunt, zijn er een aantal voordelen in deze plaats van het gebruik van RTL voor de FPGA (zoals het testen van een model die echt in de chip te gaan na al tol veranderingen, ECOS, ...). Maar dis-advanteges zijn dat je nodig hebt om scripts te ontwikkelen voor backanotation, zal FPGA gebied benutting armer zijn als gevolg van de vervanging van ASIC bibliotheek met FPGA doelwit bibliotheek in plaats van pure RTL, ... Natuurlijk, FPGA's zijn vooraf geteste en je hebt geen scanchain voor functioneel doel op. Maar, als je gebruik maakt aprouch met de back-anotated netlist, kan u uw ATPG tests op FPGA naar post-controleren van alle transformatie in front-en back-end flow.