DFM kwestie

[ameed]

Hi all,
Voor een kleine Volledige aangepaste ontwerp, een ontwerper die zich volledig bewust van de problemen DFM kan zijn steentje bijdragen om de opbrengst te verhogen.Maar uiteindelijk in een grote chip ontwerp van de ontwerper afhankelijk te zijn van de EDA-tools om dit te doen.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />De meeste van de EDA bedrijven zijn gekomen met tools die zorgen voor deze DFM kwesties.Maar het universele succes van dergelijke instrumenten is nog niet bekend!

Ik denk dat met andere beperkingen die voorrang boven DFM kwesties, ontwerpers op dit moment niet echt zorgen over dergelijke problemen.Dat is de reden waarom de vaststelling van de DFM problemen is "facultatief" en niet "verplicht" op dit moment.
Maar om te overleven in deze bevoegde markt, binnenkort DFM onderwerpen worden op een hogere prioriteit.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />thanx.

 

[khotkar]

ameed Ik ben het eens met u.

De lay-out ontwerper moet zorgen voor DFM.
Het is heel belangrijk van de volgende punten:
Toegeven
Prestatie
en
levensduur van chip.

Het is licht toenemen gebied en geen van chips per wafer is 10% te verminderen, maar de prestaties is 99% goed.
DFM is zeer groot probleem in VLSI.

 

[gafsos]

DFM: Design for Manufacturing of Design for Manufacturability: methodologie die, wanneer toegepast op micro-elektronica, vergunningen om het rendement te verbeteren / robuustheid van geïntegreerde schakelingen, rekening houdend met de beperkingen van de industrie in het begin van de ontwerpfase.

DFM De richtsnoeren zijn een set van aanbeveling voor ontwerpers.
Deze richtsnoeren zijn gedefinieerd voor een bepaald proces van een bepaalde technologie en worden sterk beïnvloed door de materialen, apparatuur, instellingen.

Als gevolg daarvan zijn de DFM richtsnoeren op basis van het arrest van engineering proces deskundigen (vaak met behulp van de parametrische testresultaten van structuren lay-out proces op geavanceerde reticles).

Deze richtsnoeren zijn ook besproken en beoordeeld met design deskundigen.
Voor de 65 nm richtsnoeren voor expl, hebben deskundigen van de volgende gebieden hebben deelgenomen:
Back-End proces
Front-End proces
Yield Enhancement
EDRAM design
Volledige Eigen ontwerp
IO design
SoC design
Std cellen ontwerp
SRAM / ROM ontwerp