dezelfde FPGA ontwerp, maar resourse gebruik is heel anders!

[ddt694]

Als ik Altera en Xilinx FPGA's gebruiken voor het ontwerpen van een multiplier, ik vind de resource gebruik is heel anders.Mijn synthetiseren tool is synplify pro 7.2.
De multiplier is 5 * 8 bit.Altera's verbruikt 74LUT, maar Xilinx 35LUT.

waarom hetzelfde ontwerp, maar heel anders resource usage?resource usage
Altera FPGA: acex10 74LUTs
Xilinx FPGA: Spartan 2e 35LUTsDesign view: work.try_mult (aarts)
Selecteren deel ep1k10tc100-1

Totaal LUT: 74 van 576 (12%)
Logic middelen: 74 LC van 576 (12%)
Aantal Nets: 135
Aantal ingangen: 317
Registreer bits: 13
EABs: 0 (0% van 3)
I / O-cellen: 27
Resource Usage rapport try_mult
Mapping deel: xc2s50eft256-7
Cell gebruik:
FD 12 maakt gebruik
FDR 1 gebruiken
GND 1 Gebruik
MULT_AND 24 gebruikt
MUXCY 3 gebruikt
MUXCY_L 31 maakt gebruik
XORCY 31 maakt gebruik

I / O-primitieven:
IBUF 13 maakt gebruik
OBUF 13 maakt gebruik
BUFGP gebruiken 1
I / O Register bits: 13
Registreer bits niet met I / O's: 0 (0%)
Global Klok Buffers: 1 van 4 (25%)
Mapping Samenvatting:
Totaal LUT: 35 (2%)

library IEEE;
gebruik IEEE.STD_LOGIC_1164.ALL;
gebruik IEEE.STD_LOGIC_ARITH.ALL;
gebruik ieee.std_logic_unsigned.all;

entiteit try_mult is
Port CLK in std_logic;
ina: in std_logic_vector (8 Downto 1);
INB: in std_logic_vector (5 Downto 1);
y: out std_logic_vector (13 Downto 1));
einde try_mult;

architectuur Boog van try_mult is

signaal temp: std_logic_vector (13 Downto 1);
-------------------------------------------------- -----------------
beginnen
-------------------------------------------------- -----------------
proces (CLK)
beginnen
indien clk'event en clk = '1 'dan
temp <= (Ina) * (INB);
end if;
einde proces
y <= temp;
-------------------------------------------------- --------------------------------
end arch;

 

[ydao]

de resource kosten rekenen op de synthese tools, tools implementeren en architectuur van de FPGA's.

 

[elektrom]

Als "ydao" zei, maar je kunt ook zien wat soortgelijke dingen

1) hetzelfde aantal flip flop = 13
13 bit in register Altera
12 FD 1 FDR in Xilinx
2) hetzelfde aantal van de logica
Xilinx LUT bevatten 2 FF en 2 4-input LUT
Altera LUT bevatten 1 FF en 1 4-input LUT
3) Zelfde aantal I / O

Welk apparaat is geschikt voor u?Voor mij, ik hou van Xilinx software.

 

[ddt694]

ydao wrote:

de resource kosten rekenen op de synthese tools, tools implementeren en architectuur van de FPGA's.

 

[ddt694]

elektrom wrote:

Als "ydao" zei, maar je kunt ook zien wat soortgelijke dingen1) hetzelfde aantal flip flop = 13

13 bit register in @ ltera

12 FD 1 FDR in Xilinx

2) hetzelfde aantal van de logica

Xilinx LUT bevatten 2 FF en 2 4-input LUT

@ ltera LUT bevatten 1 FF en 1 4-input LUT

3) Zelfde aantal I / OWelk apparaat is geschikt voor u?
Voor mij, ik hou van Xilinx software.

 

[ddt694]

elektrom wrote:Welk apparaat is geschikt voor u?
Voor mij, ik hou van Xilinx software.

 

[skynet]

Hi ..

Ya, zeker dat u verschillende LUT.Het is niet helemaal te veroorzaken door de synthesizer.Het gevolg van ingebouwde resource in Altera-FPGA en Xilinx FPGA.Voor Altera FPGA zal de synthesizer de uitvoering van de Multiplier met alleen LUT.Maar voor Xilinx Spartan's 2e had een ingebouwde kern call "MULT_AND" dat is een multiplier, zodat de synthesizer is slim genoeg om dit ingebouwd element-in FPGA gebruiken voor vermenigvuldiging.dus door het gebruik van deze kern, wordt u niet gebruiken LUT om de multiplier ..Daarom krijg je meer LUT in Altera FPGA, terwijl minder LUT in Xilinx FPGA.U kunt een verwijzing naar de technische specificatie wanneer u het ontwerp FPGA apparaat zowel leveranciers's ...Hope this help