DDR SDRAM controller werking en Virtex2 Pro

[BlackOps]

Hallo,

Ik ben nu lezing over DRAM-modules, en zien dat het EPD (serieel aanwezigheid detecteren) functie is geïmplementeerd in hun EEPROM's.Ik kan gemakkelijk vinden datasheed voor Micron apparaat ...maar niet kunt vinden gegevensblad voor een ander apparaat ..

dus de vraag is: Is de werking en de organisatie van de burst-gegevens lees / schrijf proces verschilt sterk tussen diffferent fabrikanten RAM-chips?(als ze al gebruik ik ˛ C bus ... dan moet hetzelfde ... nee?)

Ik ben gaan gebruiken, DDR SDRAM controller, en cuz met behulp van de reeds geschreven PLB DDR SDRAM controller zachte IP van Xilinx zal sneller dan het schrijven van jou vanaf nul.Hoe dan ook ik ga om meer te lezen om te begrijpen beter.

maar de volgende vraag is: wanneer krijgen de VHDL-code voor de PLB DDR SDRAM controller van Xilinx?(ds425) Ik vind PDF datasheet ..maar niet VHDL-code met commentaar ...

en wat is het verschil tussen een enkele rang DDR controller en dual rang DDR controller?(Ik heb deze opties in BSB in EDK tijdens de selectie van randapparatuur)

dank u.

 

[FVM]

Voor zover ik begrijp, de huidige oplossing is Xilinx MIG (geheugen interface generator), dat wordt gezegd te genereren ongecodeerde HDL code.(Weet niet of ook genereert code opmerkingen?)

 

[FVM]

ISE 9.1 heeft ook MIG 1.7, maar het blijkbaar niet ondersteunt Virtex II.Maar als je het genereren van de controller met EDK, wat krijg je?Heeft het genereren leesbare HDL code respectievelijk verwijzing leesbare HDL code in een bibliotheek, of versleutelde HDL?Als het gewoon HDL, het mag niet gemakkelijk te begrijpen hoe dan ook, waarschijnlijk geen opmerkingen.