DDR IO ontwerp.

[haosg]

Hallo, iedereen.
voor DDR-controller design, ik kan krijgen blenty materiaal, maar ik kon niet vinden materail over de DDR-interface IO.weet je, voor een correct vergrendelingsfunctie HHQ, de
timing relatie tussen HHQ en DQS is erg belangrijk.
Speciaal circuit voor veroveren temprature en spanning,
enz. is noodzakelijk.
Kan iemand enige bron of het voorstel voor het ontwerpen van DDR-interface in ASIC.Hartelijk dank.

 

[zyphor]

Ik denk dat je kunt vinden wat aanwijzingen op Xilinx app notities.

 

[IEEE]

http://www.xilinx.com/bvdocs/appnotes/xapp200.pdf

http://www. @ ltera.com/literature/an/an327.pdf

http://www. @ ltera.com/support/kdb/2001/10/rd10182001_1029.html

 

[sri1502]

hoi
DDR IO ontwerp heeft een aantal uitdagingen, zoals
1.moet speciale analoge cel
2.Timing kritische
3.Bestuur problemen
4.te veel octrooien1:: lees kant is kritischer dan schrijf kant.U heeft smalle venster te behandelen.Dus, je moet sommige analoge cellen die kunnen compenseren het proces, temperatuurschommelingen.Eerst moet u kiezen of u wilt doen bron synchrone of synchrone ontwerpen op read kant.Als het bron synchroon, moet u DQS tot vergrendeling van de gegevens.Als u wilt doen in een synchrone manier, moet u de klok voor vergrendeling van de gegevens.

2:: You need to do ruwe timing berekening (budgetting) voordat u begint met design.Timing analyse moeten zeer uitputtend.

3:: Verschillende mensen wil beëindigen aan boord op een andere manier.Een van de meest populaire manier is om een einde vref.Dat betekent dat, wanneer het inactief is, weten we niet of het is 1 of 0.

4:: Veel jongens die gaan gebruiken DDR rammen hun gepatenteerde ontwerp ideeën.De mensen die begon te laat, niet veel opties.

Check micron en Samsung websites, hebben ze een aantal goede appnotes.

tx
Sri