DAC & sfdr

[yen]

Dear all,
Als ik 500MHz DAC, mijn INL en DNL hebben zijn lager l 1LSB.When meet ik sfdr,
hoeveel signaal frequentie en CLK frequentie zijn geschikt om het project?
Bijvoorbeeld, als mijn analoge signaal wordt 1MHz, hoe doe ik voor mijn inbreng?
Omdat mijn input kan niet regelen, hoe doe ik voor mijn inbreng in hspice?
Bedankt.

 

[Neter]

Hi yen,

Kunt u mij vertellen om INL en DNL methode van DAC-maatregel op HSPICE tools?

Ik ben het ontwerp van de Cruuent-besturing DAC, maar, ik ben niet te begrijpen INL en DNL prestaties te meten.

Hartelijk dank!

 

[sunking]

verwijzen naar:
http://www.edaboard.com/viewtopic.php?t=129660&highlight=test

 

[yen]

yen wrote:

Dear all,

Als ik 500MHz DAC, mijn INL en DNL hebben zijn lager l 1LSB.When meet ik sfdr,

hoeveel signaal frequentie en CLK frequentie zijn geschikt om het project?

Bijvoorbeeld, als mijn analoge signaal wordt 1MHz, hoe doe ik voor mijn inbreng?

Omdat mijn input kan niet regelen, hoe doe ik voor mijn inbreng in hspice?

Bedankt.

 

[Neter]

Geachte yen,

Mijn DAC is 8 bits.

Kunt u input test vierkante golven foto naar mij referentie?

Hartelijk dank.

 

[yen]

Neter wrote:

Geachte yen,Mijn DAC is 8 bits.Kunt u input test vierkante golven foto naar mij referentie?Hartelijk dank.

 

[nathanee]

Er zijn een aantal oplossingen.
1.Met behulp van Matlab voor het genereren van de digitale sinus.
2.Gebruik verilog-A tot een ideale ADC schrijven, en dan het genereren van digitale sinus.In dit geval moet u gebruik maken van een simulator als spook.

 

[yen]

nathanee wrote:

Er zijn een aantal oplossingen.

1.
Met behulp van Matlab voor het genereren van de digitale sinus.

2.
Gebruik verilog-A tot een ideale ADC schrijven, en dan het genereren van digitale sinus.
In dit geval moet u gebruik maken van een simulator als spook.

 

[jiangwp]

Ik denk dat de DNL en INL is de mismatch over het apparaat.

Dus de DNL en INL zou moeten worden getest na de chip wordt gefabriceerd.

Maar je kunt de DNL en INL met het gedrag model in de Hspice

omgeving.In pracitce, is het gedrag model alarmgrens door marmeren met

mismatch-model over het proces.

 

[ilteR]

nathanee wrote:

Er zijn een aantal oplossingen.

1.
Using matlab to generate the digital sine wave.
2.
Gebruik verilog-A tot een ideale ADC schrijven, en dan het genereren van digitale sinus.
In dit geval moet u gebruik maken van een simulator als spook.