CTS & geoptimaliseerd klok boom

R

rlogin

Guest
zoals we weten, gezien skew, boom vertraging, gereedschap CTS zal ons een fysieke klok boom.
maar voor de meeste gevallen, om te voldoen aan skew, een groot aantal buffers moeten worden toegevoegd.

hier de vraag,
heeft deze buffers echt nodig?i mean, springt niet altijd schadelijk, moet worden
bestudeerd van geval tot geval.maar het lijkt erop dat CTS instrumenten niet eten sdc, maar sommige lijnen van
beperkingen ik aan het begin.is er een manier om een synthese
geoptimaliseerd boom.net PKS doet.

 
Het is waar dat klok scheef is niet altijd schadelijk.Eigenlijk is het soms nuttig.En de CTS motor in Astro ondersteunt nuttig klok scheef.
Terwijl de buffers essentieel zijn voor een wenselijke klok scheef wordt ingevoerd, de buffers op de wortel van de klok boom te bereiken is niet nuttig.Echter, deze tools maken vaak dom buffer invoegingen.U kunt deze buffers cautiouosly op voorwaarde dat u niet de drive sterkte jepardizing.
Ik weet echt niet wat je precies bedoelt met geoptimaliseerde klok boom.Veel instellingen hebben hun eigen klok boom optimaliseren methode.Astro, bijvoorbeeld, voorziet Post Route klok boom optimalisatie.Ik denk dat wat PKS kan doen, kan Astro doen ook.

 
waarom sommige scheef is usefule? geef me een voorbeeld geven, tks!

 
Ik heb het gebruik van de klok scheef op de PAD feedback klok in SDRAM controller om een meer 2ns voor PCB routing.
moet echter worden set_multi_clock_check toevoegen aan synthese de logica correct.

 
Om xuxia:

Probeer google "scheve nuttig", vindt u uw antwoord

 
Om xuxia,
Een beetje uitleg over nuttige clock skew.Synchronous ontwerp neemt over het algemeen de volgende vorm: registers_A -> combinatievormen logic_A -> registers_B -> combinatievormen logic_B ....Er zijn gevallen dat combinatievormen logic_A duurt een langere vertraging dan combinnational logic_B.Dus, traditioneel, is de bovenste klokfrequentie bepaald door combinatievormen logic_A.Maar als we de klok laten latentie op registers_B een klein beetje groter dan op registers_A, (dat wil zeggen, de invoering klok scheef tussen registers_A en registers_B), dan is de bovenste klok frequentie wordt bepaald door combinatievormen logic_B, die zouden kunnen leveren een hogere snelheid.
Dit is een voorbeeld van hoe nuttig klok scheef wordt gebruikt.

ceyjey

 
Om xuxia,
Na een positief scheef is nuttig omdat het de frequentie increse.

Beschouw twee flip flops (Tc-q = 5ns; Tsetup = 2ns) en combinatorische logica (Tcombo = 3ns) tussen hen.

case 1: overwegen geen scheef en de Max Freq wordt
Tdel = 5 3 2 (Tdel scheef = Tc-q Tcombo Tsetup)

f = 1/Tdel = 1/10ns = 100MHz
CASE2: overwegen scheef van 2ns
Tdel 2 = 5 3 2 (Tdel scheef = Tc-q Tcombo Tsetup)

Tdel = 8ns
freq = 1/Tdel = 1/8ns = 125MHz

dus hebben positve scheef is het verhogen van de freq.
Ik hoop ur duidelijk met dit voorbeeld
dag

 
goed.de buffers worden toegevoegd in een andere in evenwicht uw klok boom.de scheef is niet altijd hramful.Bijvoorbeeld, kunt u soms gebruik scheef nuttig voor het optimaliseren van uw ontwerp timing.

 
Klok boom synthese eerst DRC beperkingen voldoen, ongepaste CTS dwang leiden meestal tot slechte boom structuren, zoals te klein overgangsperioden en dop beperkingen, slechte kloksnelheid buffers, ontbrekende info timing van de cellen, onjuiste CG cel instelling.En slechte plaatsing leiden meestal tot slechte CTS resultaat.CTS meestal beslist over de uiteindelijke inbrengen vertraging en de belangrijkste boomstructuur.CTO voeg gewoon vertraging van de kortste weg naar de diff minize tussen het langste pad.deze stap voegt meestal meer klok buffers.
Er zijn drie gangbare manieren om CTS gebruik van gereedschappen, mondiaal, lokaal, nuttig scheef.details plz google.Verschillende ontwerpen specs nodig diff strategieën, of gemengd Strats.
U kunt de boomstructuur handmatig als u zeker bent van de structuur.

CTS is heel groot onderwerp, moeilijk om het af in weinig woorden.Probeer meer ontwerpen, meer ervaring opdoen.

 

Welcome to EDABoard.com

Sponsor

Back
Top