Correct IO Standaard voor 125MHz-signaal ..

[Nitu]

Hi ...
Ik ben het ontwerpen van high speed transceiver op PCB's, die ADC-signalen die zijn gekoppeld aan Spartan 3A FPGA bij Bank 3 door LVPECL standaard heeft.Deze interface werkt op 250MHz.
Signalen van de Bank 1 van dit Spartan 3A FPGA zijn gekoppeld aan I / O van Spartan 3 FPGA.Deze signalen werkt op 125 MHz.Op dit moment zijn deze signalen op LVCMOS_3V3 standaard.Ik zal graag willen weten welke de juiste is standaard ik moet gebruiken voor de aansluiting van 125MHz signalen van een FPGA naar andere FPGA?
Sorry, maar je moet inloggen om deze gehechtheid

 

[mta97e]

Hoi,

LVCOMS_3V3 op 125MHz is uitnodigend voor de moeite.

1.EMI problemen, vanwege de hoge signaal spanning.
2.signaal integriteit, vanwege het ontbreken van de juiste beëindiging.Spartan-3E heeft wel echte verschil beëindiging in haar IOBs die gebruikt kunnen worden in een 2.5V bank met LVDS.U kunt LVDS gebruiken met het attribuut DIFF_TERM attribuut op TRUE.

Of u kunt proberen LVDCI of LVCOMS_2V5.

 

[Nitu]

Hi Mta97e,
Alvast hartelijk dank voor uw antwoord.
Ik zal graag willen weten of niet-differentiërende standaard LVTTL ook kan werken?
Ook is er gegevens over de maximaal mogelijke signaal frequentie ondersteund door verschillende IO-normen.

Thanks ..

 

[mta97e]

hoi,
niet diferential signaal woulud werk voor 125MHz.Maar ik ben er niet zo zeker van dat het zou werken met LVTTL.

U kunt proberen deze installatie.Definieer zenden Prots als LVDCI en receieve Prots als LVCOMS2V5.THERS is geen specificatie van maximale datasnelheden ondersteund door diverse I / O-stardards.De prestaties van een PCB-gegevens of een klok pad is ingegeven door een aantal variabelen die alleen kunnen worden verklaard door middel van nauwkeurige simulatie IBIS en macht analyse van het netwerk.Kortom, deze variabelen zijn

- Output buffer kenmerken.
- PCB-parameters te sporen, zoals karakteristieke impedantie, de duur en beëindiging.
- Timing eisen van het ontwerp.Bijvoorbeeld, Double Data Rate (DDR) vereist een perfecte 50/50 duty cycle en duty-cycle is algemeen vervorming bij hoge snelheden.
- Jitter, met inbegrip van klok-source jitter, jitter toegevoegd door Digital Clock Managers (DCM) en Delay-Locked Loops (DLL's), jitter veroorzaakt door SSOS, jitter veroorzaakt door overspraak veroorzaakte vertraging variaties op de printplaat sporen, en jitter toegevoegd door externe componenten, zoals PLL's.
- De hoeveelheid ruis in het systeem aanwezig, dat verwant is aan het volgende:

Stroomverbruik (altijd ontwerp-afhankelijke in programmeerbare apparaten)
Voeding omzeilen
Buiten EMI-bronnen
Overspraak op de printplaat sporen
Gelijktijdige schakeling uitgangen (SSOS)

Xilinx biedt IBIS-modellen voor het simuleren van gegevens en de klok paden op de print.Er zijn echter een aantal beperkingen op de informatie die IBIS modellen kunnen voorzien

 

[Nitu]

Hi ..
Thanks again ..
Ik ben niet in staat geweest om de IO-norm LVDCI vestigen in Spartan 3 en 3A.
Please help me bij het lokaliseren van deze ..

 

[mta97e]

hi ..
Spartan 3 ondersteunt LVDCI standaard, maar ik ben er niet zeker over spartan3A.

als ur met ISE,

gebruiker Constraints -> toewijzen Pakket Pins en I / O-pinnen, zal pakket bekijken, kunt u de I / O-norm toe te wijzen.

Of u kunt opgeven in uw UCF-bestand.
voorbeeld
NET "C1_DC_in <0>" LOC = "Pxx" | IOSTANDARD = LVDCI_25;
NET "C1_DC_in <1>" LOC = "Pxx" | IOSTANDARD = LVDCI_25;Ik weet niet zeker wat de beperkingen van toepassing is bij de vaststelling van LVDCI, zoals bepaalde banken alleen kunt u LVDCI .... definiërenetc. Je moet controleren of tegen de datasheet.