converteren Verilog Beschrijving te Edif netlist

[viswanadh]

Hallo,

Iedereen weet of het mogelijk is om een Verilog-module om te zetten in een Edif netlist bestand?Kan Edif bestand vertegenwoordigen een verilog module compleet?Please help me.Als mijn vraag heeft geen enkele zin, sorry

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutraal" border="0" />Bedankt

 

[sree205]

Mijn gok is, als gesynthetiseerd met behulp van DC of enig ander gereedschap, is het mogelijk om te converteren naar Edif.naar mijn weten, heeft Edif vertegenwoordigen verilog module volledig, zij het met cellen van de technologie bibliotheek, natuurlijk.

 

[sumit_techkgp]

Edif is een IEEE-standaard HDL-module vertegenwoordigen.Elke module kan verilog gelijkwaardig worden geschreven in Edif.U kunt gebruik maken van ur sysnthesis hulpmiddel om uitschrijven Edif netlist ook.

 

[viswanadh]

Bedankt voor de antwoorden.Ik heb een manier gevonden om de verilog converteren modules met behulp van "iVerilog"

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

Het maakt gebruik van LPM s (bibliotheken) in de Edif bestanden.