conversie vraag

[taoshen]

Ik denk dat
VHDL ------------------ verilog

variabele -----------------> reg

signaal ------------------> draad

proces -------------------> altijd

Mag ik gelijk?

 

[nand_gates]

Ja u heeft gelijk!
Ik zal volgende!

VHDL -------> verilog
----> signaal draad als je aan het doen zijn port mapping of met behulp signaal buiten proces
signaal ----> reg als u toewijzen signaal binnen proces blokkeren

 

[taoshen]

nand_gates:

----> signaal draad als je aan het doen zijn port mapping of met behulp signaal buiten proces

=================================
Bent u verstaan dat de "draad" geeft het signaal dat kan communiceren over
processen in een lichaam?

 

[nand_gates]

Neen.is hier voorbeeld van wat ik bedoel .....

VHDL-code
signaal a, b, c: std_logic;

U1: xyz_gate haven kaart (a, b, c);

U2: pqr_gate haven kaart (a, b, c);Vertaalt in Verilog

draad a, b, c;

xyz_gate U1 (a, b, c);

pqr_gate U2 (a, b, c);

 

[taoshen]

Kunt u mij een voorbeeld dat "of het gebruik van signaal buiten proces"?