conversie problemen (van Verilog naar VHDL ..!)

[Salma Ali Bakr]

Hoi,

Ik ben het omzetten van een aantal codes van naar Verilog VHDL, en ik heb enkele problemen in:

bijvoorbeeld in VHDL, kunnen we schrijven iets als dat:d: in std_logic_vector; - ongedwongen vector of havensWanneer de grootte van deze vector wordt bepaald op instantiëring door de breedte van het ingangssignaal aangesloten ... wat is de vergelijkbare vorm van deze in Verilog, indien aanwezig?

...
since I don't know its width, what's the similar to it in Verilog, if any?

Ook als ik het gebruik van deze vector in de architectuur, ik gebruik signal'range
aangezien ik niet de breedte weten, wat is het vergelijkbaar met het in Verilog, indien van toepassing?

d <= (d'bereik => '0 ');bedankt

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[jimjim2k]

Hoi

Welke tool gebruik je?

tnx

 

[Salma Ali Bakr]

modelsim ...

zijn ongedwongen poorten (VHDL), ondersteund door alle gereedschappen ...?
Is er iets als ze in Verilog ...???

 

[FrankCh]

In Verilog kunt u een aantal parameters of Definieert ingesteld.
Een-op-een conversie is moeilijk, vooral als Verilog signalen binnen modules kunnen sonde ..

 

[amraldo]

AA Salma,
Probeer deze gratis tool om http://www.ocean-logic.com/downloads.htm
Naast deze eventuele HDL-compiler die beide talen samenstelt kan maken conversie.Controleer uw gereedschap documentatie.
BR,
Amr Ali.