B
bciusa
Guest
Hallo Daar,
Dallas gevestigde bedrijf is op zoek naar ervaren ASIC Engineers om te voldoen aan de behoeften van de klant.Please review the Job Spec hieronder, en als je legaal kan werken in de Verenigde Staten, bezoekt u onze website www.brosna.com en registreer uw gegevens bij ons.Gelieve citaat RTP_ASIC in het veld .... good luck!
BSEE, BSCSE, BSCS > 3years exp) of (Ms. .. > 1,5 jaar exp))
bekwamen in HDL (hardware description language) codering (VHDL, Verilog) voor digitale ASIC-ontwerp en de ontwikkeling testbench
bekwamen in het gebruik van standaard ASIC ontwikkelingstools voor HDL simulatie (ModelSim PREFFERED), keuring (SpecMan voorkeur) en logische synthese (Synopsys DC)
Knowledgable in gericht en beperkt willekeurige proefnemingsmethoden
Knowledable in Tcl / sda timing constraint ontwikkeling moet worden geleverd met RTL ontwerp voor downstream Primetime verificatie en timing gedreven P & O
Zeer knowledgable in het ontwerp van de CPU-randapparatuur zoals DMA-controllers, traceren en te debuggen hardware, timers, interrupt controllers, interfaces zoals USB, SPI, MMC, SD, SDIO, CE-ATA, IrDA,
Ervaring in het integreren van ARM9 en ARM11 gebaseerd AMBA2, AMBA3 SOCs.
ervaren in de codering van de C voor evaluatie en toetsing van de microprocessor systemen die moeten worden geïntegreerd in een SOC (System
On a Chip)
knowledgable in de uitgifte van een laag stroomverbruik voor handheld-elektronica
Dallas gevestigde bedrijf is op zoek naar ervaren ASIC Engineers om te voldoen aan de behoeften van de klant.Please review the Job Spec hieronder, en als je legaal kan werken in de Verenigde Staten, bezoekt u onze website www.brosna.com en registreer uw gegevens bij ons.Gelieve citaat RTP_ASIC in het veld .... good luck!
BSEE, BSCSE, BSCS > 3years exp) of (Ms. .. > 1,5 jaar exp))
bekwamen in HDL (hardware description language) codering (VHDL, Verilog) voor digitale ASIC-ontwerp en de ontwikkeling testbench
bekwamen in het gebruik van standaard ASIC ontwikkelingstools voor HDL simulatie (ModelSim PREFFERED), keuring (SpecMan voorkeur) en logische synthese (Synopsys DC)
Knowledgable in gericht en beperkt willekeurige proefnemingsmethoden
Knowledable in Tcl / sda timing constraint ontwikkeling moet worden geleverd met RTL ontwerp voor downstream Primetime verificatie en timing gedreven P & O
Zeer knowledgable in het ontwerp van de CPU-randapparatuur zoals DMA-controllers, traceren en te debuggen hardware, timers, interrupt controllers, interfaces zoals USB, SPI, MMC, SD, SDIO, CE-ATA, IrDA,
Ervaring in het integreren van ARM9 en ARM11 gebaseerd AMBA2, AMBA3 SOCs.
ervaren in de codering van de C voor evaluatie en toetsing van de microprocessor systemen die moeten worden geïntegreerd in een SOC (System
On a Chip)
knowledgable in de uitgifte van een laag stroomverbruik voor handheld-elektronica