constranit van Xilinx product?

[vvsvv]

Ik wil weten hoe toe te voegen belemmering voor Xilinx spartan2e product?
&
wat is de exacte betekenis van de beperking?
&
wat is het belangrijkste voordeel na voegen we wat bepaalde dwang om FPGA?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />Dank opnieuw!

 

[geconom]

Heeft u een specifiek instrument dat u gebruikt?Dit kan helpen de discussie.

 

[vvsvv]

Ik gebruik ISE6.1,
en ik kan geen gebruik maken van haar floordesign OF FPGA editer enz.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />en kan niet bewerken. UCF bestand
mei u mij helpen?
Dank opnieuw!

 

[hoangthanhtung]

Soms gebruik ik ook ISE 6.1 dus ik denk beperken betekent dat we vaststellen dat de pin van FPGA voor mijn ontwerp.Als je niet maken beperken bestand (*. ucf) de ISE 6.1 software automatisch te definiëren input pin en uit zetten pin voor je ontwerp.

Dank

 

[echo47]

Beperkingen kunt u de bediening van een breed scala van design details.Als je gebruik maakt van HDL, kunt u beperkingen in uw broncode.U moet lees de beperkingen Gids:
http://www.xilinx.com/support/sw_manuals/xilinx6/download/

 

[M! K]

vvsvv schreef:

Ik gebruik ISE6.1,

en ik kan geen gebruik maken van haar floordesign OF FPGA editer enz.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

en kan niet bewerken. UCF bestand

mei u mij helpen?

Dank opnieuw!

 

[panns]

Boven ISE5.1, moet u een *. UCF bestand eerst, dan kunt u deze bewerken.

 

[yerics]

In ISE 6.1 kunt u pin-gerelateerde dwang met behulp van PACE (pinout Ruimte Constraints Editor)
Ik vind het een interessant instrument misschien van sommige gebruik.

over de timing in verband beperking, kunt u ze in constraint editor

Hoe dan ook, kunt u *. ucf door notitieblok als u wilt