Constraint voor input pin in de synthese

[cafukarfoo]

Hi Avimit en anssprasad,

Eigenlijk veel interne logica in mijn ontwerp zal gebruik maken van de gegevens A.
En de belangrijkste klok voor mijn ontwerp is CLK.

Dus als ik een definiëren als een klok, ik voel er iets mis is met dit.

Veel klok gating voor A zal klacht van de DC.

Ik denk een betere manier om deze situatie omgaan.Ofwel veranderen
RTL bepalen of de A pin op een betere manier

 

[ljxpjpjljx]

Ik denk dat wijziging van de RTL is de beste manier!

 

[cafukarfoo]

Hi ljxpjpjljx,

Als in dit geval, ik aandringen op handhaving van de RTL, wat is de beste manier om
beperking de pin A voor synthese draaien?

Bedankt.

 

[anssprasad]

Als er een signaal dat gaat de klok-ingang van een flip-flop dan is er geen andere uitweg, maar om het te definiëren als een klok in DC.Als je een laat het me weten.

 

[cafukarfoo]

Hi anssprasad,

In mijn geval is er slechts 1 flop rijden door de pin A. ea flop rijden met de CLK pin.

Dus ik gebruik de "set_max_delay" en "set_min_delay" voor de flop rijden met de pin A
constraint het voor setup en hold time te controleren.

Als je beter advies kreeg, laat het me weten.bedankt.

 

[avimit]

1.U gebruikt een als een klok.bent u zeker dat u wilt doen?
2.Aangezien A is ook een klok, heb je muliple klokken.

Nu kan je beperken A, met betrekking tot de klok CLK.en je kunt beperken C met betrekking tot de klok A.
Je zal ook moeten valse pad tussen clcok Een domein en klok CLK domein.
KR
Avi

 

[anssprasad]

Hoi,

In het voorbeeld heb je gezien zowel een signaal en signaal CLK worden verondersteld worden gedefinieerd als klokken in synthese.Aangezien je A is een data-pin erachter te komen of u moet een timing analyse doen op de paden die zich in deze klok domein.Afhankelijk van welke je ofwel verklaart de paden geklokt door A als valse paden of als een andere klok domein.

Bedankt
Prasad.
cafukarfoo wrote:

Hallo iedereenIk heb uw advies hier.Ik heb een input pin die een data-pin.
Maar sommige van de logica zijn afhankelijk van de

stijgende / dalende van deze ingang pin.Bijvoorbeeld

module test (A, B, C, D, clk);

ingang A;

input C;

uitgang B;

uitgang D;

input clk;altijd @ (posedge A) beginnen

B <= C;

eindigenaltijd @ (posedge clk) beginnen

D <= A;

eindigenIn dit voorbeeld, B flop gemaakt met de CLK pin aan de A-pin.Dus in het dwang bestand, hoe moet ik constraint A?Bij voorbaat dank voor uw hulp.

 

[cafukarfoo]

Hallo iedereen

Ik heb uw advies hier.

Ik heb een input pin die een data-pin.Maar sommige van de logica zijn afhankelijk van de
stijgende / dalende van deze ingang pin.

Bijvoorbeeld
module test (A, B, C, D, clk);
ingang A;
input C;
uitgang B;
uitgang D;
input clk;

altijd @ (posedge A) beginnen
B <= C;
eindigen

altijd @ (posedge clk) beginnen
D <= A;
eindigen

In dit voorbeeld, B flop gemaakt met de CLK pin aan de A-pin.

Dus in het dwang bestand, hoe moet ik constraint A?

Bij voorbaat dank voor uw hulp.