CML / SCL klink design

[esoteric1]

Hoi
Ik probeer een CML / SCL ontwerp klink.Als ik een 700mV uitgang schommel willen, veronderstelde ik dat het common mode input bereik van de klink voor "IN" is atleast van VDD naar 'VDD-0.7V.De redenering achter mijn veronderstelling is dat ik zal gebruik maken van de klink om een Flip-Flop en een verdeler die de out_bar vereist om verbinding te maken DIN vorm.Wat moet het common mode bereik van de CLK zijn?Ik gebruik bevooroordeeld huidige bronnen (PBO-apparaten) als lading-apparaten.

Hoe kan ik simuleren de differentiële winst van dit circuit in hspice?en hoe kan ik gaan over de berekening van het apparaat maten voor dit circuit?

Uw commentaar wordt zeer gewaardeerd!<img src="http://images.elektroda.net/52_1172713987.JPG" border="0" alt="CML/SCL latch design" title="CML / SCL klink design"/>

 

[krashkealoha]

Hoge zijde van de CLK / clkb kan oplopen tot Vdd, maar je wilt er zeker meer dan je drive (Vgs - Vt) is niet te hoog want dan u misschien in de regio waar de FT & gm gaat afzetten.Dus hoge kant wordt bepaald op de spanning (Vgs - Vt) waar Ft en GM begint te vallen uit of de waarde die u kunt weerstaan.Uw laagste niveau wordt bepaald door de resultante spanning op de CLK / source clkb transistorradio's gekoppeld knooppunt dat zal veranderen de huidige van uw huidige bron.Bijvoorbeeld, als de spanning van de CLK / clkb bron gekoppeld knoop te laag is, uw huidige bron transistor (NMOS) zal niet langer in verzadiging.Dus dat spanning zal worden bepaald door de VDSsat van uw huidige bron transistor of de weerstand druppel die nodig zijn voor de huidige je nodig hebt (bij gebruik van een passief huidige bron).

Om een schatting van de winst krijgt, koppelt u de cross-gekoppelde vergrendeling transistors en bereken / simuleren de winst van de diff paar.

Voor apparaat grootte, is uw uitgang pole bepaald door 1 / (2 * pi * R * C).R is uw lading weerstand, die wordt berekend door uw swing gedeeld door de huidige poort.De C wordt de bijdrage van uw CGD van alle transistors aangesloten op dat de output plus de inbreng capaciteit van de volgende fase.U kunt optimaliseren aan de bandbreedte die u aan het ontwerpen.Zodra u weet dat de huidige, kijk naar de Ft vs Id bochten en kies een transistor waarvan Ft pieken bij uw huidige poort.U zult waarschijnlijk moeten geoptimaliseerd voor uw inbreng stok later, indien nodig.

 

[AVT]

Neem op de diffamp Matlab-script op deze site - rustige nuttig om de diffamp optimaliseren in verband met HSpice.

http://www-mtl.mit.edu/researchgroups/perrottgroup/tools.html

 

[Nandoe]

hoi

U kunt elke common mode voor CLK CLK op voorwaarde dat de schommel in staat is volledig het overzetten van een MOS-of uitschakelen.ik heb ontworpen hang waarin de CLK MOS zijn ofwel in triode of cut-off, maar nooit in verzadiging.maar ik denk dat u nodig hebt om uw inbreng mos paar in verzadiging hebben.

een gemeenschappelijke domme manier om de grootte van de MOS is door te kiezen voor een aantal initiële grootte van de MOS en houd het vergroten van de omvang (en natuurlijk de huidige) om de klink te latch-up in een enkele klokcyclus.