clcok gating

[pd_vlsi]

hallo

Wat is clock gating in een ASIC?thanks!!

 

[guiliu]

Het is een technologie die wordt gebruikt om de macht optimalisatie.Voor meer informatie verwijzen wij u naar PRIMEPOWER of powercompiler gebruikershandleiding.

 

[research235]

hello pd_vlsi,

de beste manier om mier klok venstertijd weten en hoe het kan worden toegepast voor een RTL-level design Raadpleeg Design compiler handleiding ..Er zijn enkele zeer goede papieren clock gating ....

in het kort wat we kunnen zeggen ABT klok gating is:
Ter beperking van de dynamische r schakelvermogen dessipation een groep van FFs in een ontwerp kan worden omheind met een appropraite gating ckt ..Dit betekent dat als een FF met een MUX die terug voedt de gegevens wen er geen nieuwe gegevens .. de mux zal worden vervangen door een CG ckt ..die ooit is transperent wen er gegevens wijzigen op gegevens lijnen en zal loskoppelen de klok andere wijze dus besparing dynamische POWR ..
Laat me weten als u meer wilt ...Suresh
Sorry, maar je moet inloggen om deze gehechtheid

 

[pd_vlsi]

Hallo onderzoek / en anderen !!!!!!U vertelde clock gating op RTL niveau .... komt naar fysieke niveau voor een pshyical ontwerp engg .... wat hij / zij kan doen voor de klok venstertijd .... Ik denk dat u got my point hw belangrijk is clock gating in verband een fysieke ontwerp Engg ........Bedankt!

 

[funzero]

clock gating is een systemitec aanpak om het stroomverbruik te verminderen.
zal van invloed zijn synthese-processor en de plaats en lay-out.

 

[Gliss]

Hoe zal clock gating invloed klok scheef?

 

[research235]

hi Gliss.

De klok zal gating offcouse effect van de skew.omdat op elk moment wanneer er nieuwe gegevens beschikbaar van de Gating ckt wil hebben om de gegevens doorgeven aan de ingang van de FF en er is vertraging vanwege CGckt.en dus kan dit leiden tot klok scheef ...

Suresh

 

[zhangpengyu]

clock gating is de poort klok voor powersaving

 

[zwj_seu]

clock gating is een systemitec aanpak om het stroomverbruik te verminderen.
gebruiken klink te verwijderen glitch.

 

[knap]

Gliss wrote:

Hoe zal clock gating invloed klok scheef?

 

[Gliss]

knap wrote:Gliss wrote:

Hoe zal clock gating invloed klok scheef?

 

[research235]

hello Gliss

Nou ja ..sinds clockgating met DC waar CG kan worden initialiased ik denk dat de tool kan een aantal buffers plaats voor de snellere klok, zodat de paden clockgated .. tellerIk ben al niet veel duidelijk van dit ...Suresh