CIC Decimator circuit-Hoe kan ik verminderen van de CIC-filter gebied?

[kuohsi]

Hallo, al ben ik het ontwerpen van een CIC decimator filter voor sigma-delta ADC. Kan ik aannemen dat de decimering snelheid R = 1024? R = 1024 is een groot aantal. Heeft het een groot circuit gebied? Hoe kan ik verminderen van de CIC-filter gebied? Dank je wel!

 

[FvM]

Plain CIC decimatie is een techniek van oudere dag wanneer de inspanning voor multipliers die nodig zijn voor meer geavanceerde FIR-filter decimators moet worden vermeden. Ze zijn nog steeds nuttig. Het aantal bits die nodig zijn in individuele decimator stadia, afhankelijk van de R en andere parameters kan worden gevonden in de literatuur.

 

[RBB]

U moet afvragen een paar vragen eerst: 1. Wat is mijn decimering factor? Die u hebt vermeld als 1024. 2. U bent op zoek naar een CIC-filter, dus hoe ver naar beneden is uw eerste kant kwab moeten worden? Dit zal het aantal fasen van het CIC filter. 3. Nu weet je dat je aantal stappen, is je bandbreedte klein genoeg in vergelijking met uw monster kloksnelheid, zodanig dat uw gewenste signaal niet wordt verstoord door meerdere etappes? 4. U kunt ook bepalen van het aantal registers en adders, plus de grootte van elk register en de adder voor uw bepaald aantal fasen, zodat u kunt een gebied schatting te bepalen. U kunt ook parallel een deel van de kam en / of de integrators op maat te verminderen, maar ten koste van toenemende kloksnelheid dus stroomverbruik.

 

[kuohsi]

[Quote = RBB] Je moet jezelf een paar vragen eerst: 1. Wat is mijn decimering factor? Die u hebt vermeld als 1024. 2. U bent op zoek naar een CIC-filter, dus hoe ver naar beneden is uw eerste kant kwab moeten worden? Dit zal het aantal fasen van het CIC filter. 3. Nu weet je dat je aantal stappen, is je bandbreedte klein genoeg in vergelijking met uw monster kloksnelheid, zodanig dat uw gewenste signaal niet wordt verstoord door meerdere etappes? 4. U kunt ook bepalen van het aantal registers en adders, plus de grootte van elk register en de adder voor uw bepaald aantal fasen, zodat u kunt een gebied schatting te bepalen. U kunt ook parallel een deel van de kam en / of de integrators op maat te verminderen, maar ten koste van toenemende kloksnelheid waardoor het stroomverbruik. [/Quote] Bedankt voor uw antwoord! En dan zal ik het ontwerpen van een CIC decimator dat 1-bit input en 16-bit output. Hoe kan ik het berekenen van de SNR op de 16-bit output ? Hoe kan ik bulit en het instellen van een CIC SIMULINK model? Heel erg bedankt!

 

[FvM]

Hoe kan ik de SNR te berekenen op de 16-bit output?

De vraag moet worden beantwoord door SD-theorie in plaats van CIC decimator eigenschappen.