Bron Latency van externe clock bron en PLL

[praneshcn]

Hallo, wanneer we een externe klok bron en een PLL chip in een level design van welk punt tot welk punt zal de bron latentie worden overwogen. Omdat het een chip-niveau ontwerp rekening houden met de klok pad tussen de externe klok bron en PLL.

 

[vikramc98406]

Tot mijn begrip, als de klok uit, externe klok Pin (Say IO pin) ----> PLL ----> Clock Generation Point Source Latency is van PLL uitgang naar Klok Generation Point Voor andere gevallen zoals hieronder externe klok Pin -----> Clock Generation Point Source Latency is van IO pin naar Klok bereiken point / Generation punt kan iedereen uw commentaar op dit.

 

[iwpia50s]

Dit klinkt meer alsof je twee uur bronnen en ze zijn ofwel te kiezen, of ze rijden verschillende klokken op de chip. Als ze twee verschillende klokken dan je nodig hebt om zowel de bron latency zoals door vikramc98406 specificeren. Als de klokken zijn geselecteerd, dan moet je twee SDC-bestanden te maken en een klok of de andere te selecteren en stel de bron latentie zoals gespecificeerd door vikramc98406.

 

[chethancta]

source = latency bron (oscillator) om CLK Begrip pin (chip clk pin) netwerk latency = clkpin (port def) naar flop CLK pin