Blok niveau plaats en route

[anwei7208]

Ik
ben een newbie.Please help!

Ik
ben klaar met het verilog codeert voor een chip die bestaat uit verschillende grote blokken.SOC ontmoeting biedt partitie aanpak van de plaats en route.De dokter zegt dat er top-down of bottom-up aanpak.Het lijkt makkelijker voor mij te gaan bottom-up benadering.

Mijn vraag is: Wanneer ik het werk op elk blok, heb ik nodig om volledige afwerking plaats en route met inbegrip van planning en macht CTS voordat ik naar het hoogste niveau chip assemblage?Zo ja hoe de macht van plan blok niveau?

De ontmoeting doc is zeer onduidelijk over blok niveau plaats en route.Is er een mooie uitleg over deze kwestie?

Thanks very much!

 

[semi_jl]

Ja.Je had beter volledige P & R in de blok.En dan in de hoogste niveau, alle blokken kunnen worden instanced als macro's.

In het algemeen is de macht planning voor blok is niets in het bijzonder.U hoeft alleen maar om een stroomaansluiting die hun hoogste niveau, zoals de macro's in uw ontwerp.