BJT versterker ontwerp hulp nodig

E

elockpicker

Guest
Hoi,

Ik probeer het ontwerpen van een versterker die 5mV tot 4V bekeerlingen.
Ik ben met twee 2N2222s en PSpice.
Het ontwerp is bestond uit 2 gemeenschappelijke emmiter etappes en de belasting is momenteel niet belangrijk (ik heb legde een 1k weerstand als de belasting).
Elke fase heeft een winst van bijna 40.
Het probleem is dat de tweede fase volledig verstoort het signaal.

Kan iemand me helpen, alsjeblieft?
Dank u wel van tevoren.

De schema's imago en specerijen bestanden zijn geüpload.
Sorry, maar je moet inloggen om deze gehechtheid

 
als u een totale winst van 1600, (40 * 40) heb je 8V uitgang na de tweede etappe!
U hoeft alleen een totale winst van 800, i..een winst van 30 in elke fase.

 
De zender is op ongeveer 1V en de collector wordt op ongeveer 7V zodat de verzamelaar alleen 2V kan swingen voordat de transistor is cutoff.De 1k belasting vermindert de max output swing te 1V piek.
Dus je kan een output van 4V.

 
Bedankt,
Ik ben veranderd het circuit als dit: de collector spanning is ongeveer 4.3V en de totale winst is ongeveer 800 (Ik testte het circuit met 1uV input), maar ik nog niet kan zien een zuivere sinus voor een 5mV ingang.

Wat kan ik doen?
Is het goed mogelijk om deze versterker te maken?

Bedankt
Sorry, maar je moet inloggen om deze gehechtheid

 
Als ik lees uw circuit terecht, je 1e fase zou een winst van ongeveer 80 zijn.Als uw 2e etappe winnen is 40, waarvan ik denk dat het is, dan is de 1e fase is een belasting die bijna 2x hoger dan de belasting van de 2e fase voor dezelfde GM, dus winst van 80.In dit geval met 5mV input moet de productie verder gaan dan het aanbod.Sorry, ik heb niet gepost zie je een ander circuit.Wat ik zei was voor de eerste.
Last edited by sutapanaki op 08 okt 2009 8:26; bewerkten in totaal 1 keer

 
Nu je eerste transistor is bijna cut-off en de tweede transistor verzadigd is, omdat ze partijdig mis.

 
De input weerstand van de tweede fase is 4.97KΩ, de toepassing van de aan de sparren fase, de totale winst van de eerste fase is ongeveer 24,5.
De totale winst van de tweede fase met inbegrip van de 1 kOhm belasting is ongeveer 29.2.

zodat de totale winst is ongeveer 715 de bekeerlingen 5mV tot 3,57 V.
Ik denk dat de totale winst van het circuit is in feite minder dan 715 omdat ik niet het effect van de uitgang van de eerste fase van weerstand.

Ik weet niet waarom het circuit nog niet werkt

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

Toegevoegd na 12 minuten:Het lijkt erop dat ik heb om een aantal fundamentele veranderingen.

Kunt u me wat in te voeren boeken over deze materie.

Ik heb al gelezen boeken als Sedra Smith en Razavi. Ze gaan niet in ontwerptechnieken direct.

Bedankt.

 
Ik ben geneigd om het niet eens met wat je zegt.Op basis van uw tweede schema, heb je 880mV aan de basis van de 2e fase transistor en als we aannemen VBE = 0.6V, de emitter spanning 280mV, die met de emitter weerstand van 100, krachten Ic = 2.8mA.Als we aannemen dat de thermische spanning Vt = 26mV, dan is uw GM2 = Ic / Vt = 108mS.De input weerstand van de etappe is RPI = β/gm2 = 1k als β = 100 en 3k als β = 300.Maar laten we pessimistisch en draagt zorg voor β = 100 en rpi2 = 1k.De belasting van de 1e fase is dan 500 | | 1k = 330.Voor de eerste fase Ic = 2.2mA, die gm1 = 85MS en rpi1 = 1.1k betekent.Dus de winst van de 1e fase is 85MS * 330 = 28, de winst van de tweede fase is 108mS * 820 = 88.U hebt enige weerstand divider op de ingang met een ratio van 0,64, zodat de totale winst is 0,64 * 28 * 88 = 1578.Een 5mV input zal proberen 7.9V produceren bij de uitgang.Maar er is ook een ander probleem - een die ruïnes uw circuit.De vertekenende van de 2e fase probeert te dwingen Ic = 2.8mA.Uw collector weerstand is er 4.5k.Dan is de verzamelaar gelijkspanning moet worden 9-2.8mA * 4.5k =- 3.6V en uw tweede BJT is weg, zeer verzadigd.

 
Ik heb al gezegd dat de transistoren verkeerd bevooroordeeld.
De eerste transistor is bijna cutoff en de tweede transistor verzadigd is.Toen ze niet versterken niets.

 
cutoff because its collector voltage is almost at the supply voltage instead of being half-way between the emitter voltage and the supply voltage.

De eerste transistor is bijna
cutoff omdat de collector spanning is bijna op de voedingsspanning in plaats van halverwege tussen de emitter spanning en de voedingsspanning.

De tweede transistor is verzadigd, omdat de collector en emitter spanningen zijn hetzelfde.
Sorry, maar je moet inloggen om deze gehechtheid

 
Ik denk niet dat dit kwalificeert als een "cut-off".Collector is inderdaad bij 8v, dus je hebt een hele 1v afstand tot de voedingsspanning.De winst van de 1e fase is ongeveer 30 en als we voorbij aan de ingangsspanning divisie, dan is de schommel op de uitgang van de 1e fase is 150mV piek.Het kan niet bij de levering at all.

 
Moet worden bevooroordeeld op 5V, niet 8V.Het is verkeerd en de geringste verandering in een weerstand waarde zal veroorzaken mislukken.

Waarom niet bias het goed?

 
Ja, ik ga akkoord dat een juiste manier van vertekenende zou een productie van iets als Vcc / 2, meer of minder.Maar gezien het huidige ontwerp en de problemen, 1e fase is nauwelijks een punt van zorg in dit verband.Het werkt met vrij kleine signalen.Willen we echt clip van de 1e fase uitgang, voor dezelfde bias stroom we nodig hebben om de collector weerstand te verminderen met 400 ohm dat is een veel te worden beschouwd als een statistische variatie rond de gekozen waarde van 500 ohm en kon nauwelijks worden "de geringste verandering".

 
Ik berekende spanningen die met typische weerstand en hFE waarden en de transistor was dicht bij cutoff.
Probeer nu elk van de 4 weerstanden op plus of min 5% en met een lage hFE om te zien of de transistor clips het signaal.

 
OK, ik heb niet simuleren, alleen deed een ruwe berekening.Als ik de weerstanden veranderen door ongeveer -10%, dat is:
R1 = 55k; R2 = 10k; R3 = 500; R4 = 450 en draagt zorg voor β = 50, dan krijg ik Ic = 1.18mA verzamelaar en een spanning van 8.5V.En ik denk dat dit nog steeds ok voor een vermogen amplitude van 150mV piek.Merk echter op dat sinds Ic daalde in waarde, gm1 ook kleiner is (ongeveer 2x), wordt R4 kleiner, dus de winst van de 1e fase is kleiner met ongeveer 2x.En eigenlijk, we hebben niet 150mV, maar over 70-80mv, dus geen probleem in het knippen van de signaal.

 
Het is gemakkelijk om vertekening een transistor zodat de collector spanning is de helft dus waarom niet doen?

 
Maar we hebben al afgesproken dat onder normale omstandigheden zou dit de juiste weg te gaan worden.Wat ik probeerde te zeggen, tot nu toe was dat ja, kan de 1e fase worden verbeterd, maar het is niet de show-stopper nu.

 
De show stopper is dat de output transistor ten onrechte is vertekend dus het is verzadigd.

Het is eenvoudig om de juiste vertekening transistoren.Waarom was het niet goed gedaan?Random?

 
Hier ben ik het volledig mee eens.Maar dat is de reden waarom de man hulp nodig had.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top