Bescherming van VHDL en / of AHDL codes

[Sir-yuri]

Kan ik voeg enkele instructie of de optie voor het vaststellen van specifieke FPGA (CPLD) apparaat in mijn project.Mijn cliënt wordt gegeven 'Edif' of 'tdo dossiers voor verdere sinthesis.Ik wil niet dat hem voor de uitvoering van een ander apparaat, behalve opgegeven voor een compilatie.Hoe beschermen mijn model?<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Geschokt" border="0" />

 

[speedoak]

Ik donot weten, maar ik heb een idee, ik herinner me dat Xilinx FPGA kunt haar JTAG logica van de interne logica, als je dat kunnen doen, kunt u de speciale JTAG ID van de FPGA, het geeft aan welk type onderdeel het is.dus je kunt het!gewoon mijn gedachten, hoop dat je kunt het

 

[speedoak]

Ik ben niet heel zeker weet of u toegang hebt tot JTAG logica van binnen uit, check het zelf.Als het goed is, laat het me weten, misschien zal ik doe het de volgende keer