Berekening van Setup tijd en Hold tijd

[anan_tv]

Haiii,

Hoe te berekenen Setup tijd en Hold tijd handmatig??

Hoe ze verschillen voor de FPGA en ASIC????

Bedankt

 

[semiconductorman]

setup en HoldTime zal worden aangegeven door de bibliotheek verkoper.

 

[anan_tv]

haiii,

Ik denk dat de verkoper zal worden waardoor het voor ASIC alleen.

wat abt FPGA???

ook voor elke schakeling, hoe ze te berekenen??

 

[Anjali]

zelfs voor FPGA, zal er tech specifieke bibliotheken.setup & Hold periodes r gegeven in deze bibliotheken.

 

[farhada]

Neem een kijkje op:

http://www.arl.wustl.edu/ ~ JAF / hardware / chip-setup-hold-time-calculation.html

Het heeft een goede uitleg over hoe de S & H. calcualte

Sante,
/ Farhad

 

[anan_tv]

haii,

Ik heb al gezien meer websites voor de formulaes.

Ook zijn er veel varianten in de formulaes zoals:

Houd de tijd <= Σ shorest besmetting pad vertragingen
<= Propagation delay
<= CLK-Q vertraging combinatievormen pad vertraging - CLK scheef

Setup tijd <= CLK periode - (CLK-Q vertraging combinatievormen pad vertraging clk scheef)Ook wrt klok

CLK-laag> = Setup tijd

CLK-hoog <= Hold Time

welke van de bovenstaande moet worden gebruikt voor de controle op overtredingen???& Voor de eisen???[/ list]

 

[beckchm]

in het algemeen, verschillende libs hebben verschillende tijdsbeperkingen.

 

[Yun Lin]

Als u wilt berekenen, kan de simulatie vertellen u de setup en houd de tijd.
De setup en houd tijd is het punt dat de functie is mislukt.

 

[bansalr]

De setup en blokkeren tijd worden gedefinieerd door de Bibliotheek leveranciers.

In de FPGA de data sheet biedt de setup en houd de tijd.

 

[cfriend]

Berekening van de setup en houd keer op het pinnen van een chip
Ik ben het opnemen van deze informatie niet omdat het moeilijk is om rederive, maar omdat ik heb afgeleid dat minstens twee keer nu, en het kost me altijd ongeveer een half uur.Volgende keer dat ik deze informatie nodig hebben, zal ik weten waar het er snel!

Samenvatting
Een positieve setup-tijd duidt op een tijd voordat de actieve rand van de klok, een negatieve instelling tijd, na.
(setup tijd op pin van de hele chip) =
(setup tijd van flip-flop gegevens pins)
- (Min klok vertraging vanaf chip pin FF-pins)
(Max. gegevens vertraging vanaf chip pin FF-pins)

Een positieve bezit van tijd geeft een bepaalde tijd na de actieve rand van de klok, een negatief houden tijd, vroeger.

(houd tijd op pin van de hele chip) =
(houd tijd van flip-flop gegevens pins)
(Max klok vertraging vanaf chip pin FF-pins)
- (Min gegevens vertraging vanaf chip pin FF-pins)Details
Stel dat je een chip met een data-input pin waarvan het signaal gaat door met enige vertraging op de chip (bijvoorbeeld de input pad, RC vertraging op de draad naar een FF (flip-flop) input, enkele logica uitdrukkelijk opgenomen voor het toevoegen van vertraging) voordat worden bemonsterd op een FF.Dit FF reageert op actieve randen van een klok pin, die ook wordt vertraagd voordat het de FF klok ingang bereikt.
Gezien de setup en houd tijden van de FF gegevensinvoer ten opzichte van de klok de FF-ingang, wat zijn de setup en houd tijden van de pin A ten opzichte van de CK de pin van de chip?

Hier zijn een aantal afkortingen gebruikt hieronder:CF - toen actief rand gebeurt op Klok pin van Flip-flop
cc - tijdstip waarop actief rand gebeurt op Klok pin van de hele Chip
df - tijd van een overgang op Data input van Flip-flop
dc - tijd van een overgang op Data input van de hele Chip
Laten we vermelden het setup-hold venster van de FF als volgt.De FF zal betrouwbaar monster het invoeren van gegevens als de volgende staat, zolang de data ingang van de FF blijft stabiel in het interval [CF-fsetup, CF fhold], of:

df is niet in [CF-fsetup, zie fhold ]
Afwisselenddf <cf - fsetup) (1)
OF
(df> CF fhold) (2)
dan zal de FF betrouwbare steekproef van de input van gegevens als de volgende staat.Ook veronderstellen dat de vertraging van een overgang op de gegevens pin van de hele chip om een overgang op de gegevensinvoer van de FF is in het bereik [Dmin, dmax].Aangegeven een andere manierDC Dmin <= df) (3)
EN
(df <= dc dmax) (4)
Tot slot, stel dat de vertraging van een actieve overgang op de klok pin van de hele chip aan een actieve overgang op de klok-ingang van de FF is in het bereik [Cmin, Cmax].(cc Cmin <= CF) (5)
EN
(vgl. <= cc Cmax) (6)
Nu willen we de kleinste interval te bepalen dat de gegevens pin van de hele chip moet stabiel zijn, van de vorm [cc-csetup, cc chold], om te garanderen dat de FF data-pin voldoet aan de setup en houd tijden.

Ik ga voor het afleiden van deze "achteruit", met een reeks van uitspraken van de vorm:

Verklaring 1
<== Reden (1)
verklaring 2
<==> Reden (2)
verklaring 3

Dit betekent dat de verklaring van 2 brengt deze stelling 1 waar is, met enige rechtvaardiging of opmerkingen gegeven als reden 1.Het betekent ook dat de verklaring van 2 is waar als en slechts als verklaring 3 waar is, met een motivering gegeven als reden 2.

Daar gaan we, voor de setup-tijd:

df <CF - fsetup
<== ((4))
(DC dmax) <CF - fsetup
<== ((5))
(DC dmax) <(cc Cmin) - fsetup
<==> () Algebra
dc <cc - (fsetup - Cmin dmax)

Het uiteindelijke resultaat betekent dat de setup-tijd op de hele chip is (fsetup - Cmin dmax), zoals samengevat in het begin.

Nu voor het ruim de tijd, die is bijna identiek afgeleid:

df> CF fhold
<== ((3))
(DC Dmin)> CF fhold
<== ((6))
(DC Dmin)> (cc Cmax) fhold
<==> () Algebra
dc> cc (fhold Cmax - Dmin)

Het uiteindelijke resultaat betekent dat de setup-tijd op de hele chip is (fhold Cmax - Dmin), zoals samengevat in het begin.Toegevoegd na 35 seconden:http://www.arl.wustl.edu/ ~ JAF / hardware / chip-setup-hold-time-calculation.html

 

[Resistance]

Hoi,Stel keer en houd tijden van een flop of klink zijn gespecificeerd door de verkoper ..

maar deze zijn afhankelijk van de technologie heeft u de keuze zou worden en nog veel meer factoren ..

maar opgezet keer voor een poort (ingang of uitgang) anders is en moet geschat door de gebruiker ..

ru geïnteresseerd in dat?

Plus voor FPGA en ASIC dont have diff concepten voor stellen en houd tijden ..
worden de waarden kunnen verschillen.

plus wanneer u nemen over pin opgericht keer dan verschil bestaat ..