Bais circuit oscillatie

D

d_zhi

Guest
Help!

Ik gebruikte een vertekening circuit zoals hieronder, en vond enkele trilling.Rb is off-chip, zodat ik kan zien VB-spanningsverlies op Rb oscilleren tussen 0 en enkele waarde.De oscillatie is gerelateerd aan de capaciteit dwalen op de pin aansluiting Rb.En deze trilling kan worden gezien in HSPICE simulatie ook.

Hoe te repareren terwijl Rb off-chip?
Sorry, maar je moet inloggen om deze gehechtheid

 
d_zhi wrote:

Help!Ik gebruikte een vertekening circuit zoals hieronder, en vond enkele trilling.
Rb is off-chip, zodat ik kan zien VB-spanningsverlies op Rb oscilleren tussen 0 en enkele waarde.
De oscillatie is gerelateerd aan de capaciteit dwalen op de pin aansluiting Rb.
En deze trilling kan worden gezien in HSPICE simulatie ook.Hoe te repareren terwijl Rb off-chip?
 
[quote = "tsanlee]
U kunt deze items.
1.Add zekere compensatie pet in bias circuit, en verminderen van BW BIAS
Rb is off-chip, en het zal een aantal parasitaire spoel en dop induceren van I / O-pad en bonding draad.
2.check u zelf-bias MOS
3.Wat proces hebt u?
Heeft u goed p-en n-goed in een proces? [/ Quote]

Bedankt, Tsanlee,
Ik fogot aan te tonen de startup circuit in het schem.Het vooroordeel circuit heeft twee stabiele punten: Ib = 0, en Ib = f (Rb).Uit de simulatie, lijkt het alsof parasiterend cap is dan ~ 1pF, de bias circuit meestal gestabiliseerde @ Ib = 0, die het opstarten circuit te activeren.En dan gaat het in deze cirkel.Als ik een oscilloscoop gebruiken om Vb maatregel, zal de sonde in te voeren 8pF pet, zodat ik kan zien de trilling.

Ik heb maar n-goed.Kunt u uitleggen in een beetje meer informatie over hoe BW van partijdigheid circuit te analyseren?
Sorry, maar je moet inloggen om deze gehechtheid

 
d_zhi wrote:

[quote = "tsanlee]

U kunt deze items.

1.Add zekere compensatie pet in bias circuit, en verminderen van BW BIAS

Rb is off-chip, en het zal een aantal parasitaire spoel en dop induceren van I / O-pad en bonding draad.

2.check u zelf-bias MOS

3.Wat proces hebt u?

Heeft u goed p-en n-goed in een proces?
 
Dit circuit is helemaal hetzelfde als de figuur beschreven in <analog geïntegreerde schakeling ontwerp> door David Johns en Ken Martin, pagina 259.
Wat is de verdwaalde capaciteit valute je toegevoegd?Toegevoegd na 17 minuten:Ik denk dat je een kapje over 5pF tussen de afvoer van M9 en VDD toe te voegen, heb ik veel gezien van vertekening generatie met deze cap.In mijn simulatie Ik vind dit kapje helpen om stabiele het circuit.Toegevoegd na 29 minuten:Voor de stabiliteit analyse, ik denk dat je de ac analyse weergegeven in de bijlage te doen.
V1 moet een 180 fase verschuiving van de singal toegevoegd in de poort van P0, indien de faseverschuiving> 360 graden en toch nog winnen> 1, zal het circuit oscilleren.
Sorry, maar je moet inloggen om deze gehechtheid

 
Marshel wrote:

Dit circuit is helemaal hetzelfde als de figuur beschreven in <analog geïntegreerde schakeling ontwerp> door David Johns en Ken Martin, pagina 259.

Wat is de verdwaalde capaciteit valute je toegevoegd?
Toegevoegd na 17 minuten:
Ik denk dat je een kapje over 5pF tussen de afvoer van M9 en VDD toe te voegen, heb ik veel gezien van vertekening generatie met deze cap.
In mijn simulatie Ik vind dit kapje helpen om stabiele het circuit.
Toegevoegd na 29 minuten:
Voor de stabiliteit analyse, ik denk dat je de ac analyse weergegeven in de bijlage te doen.

V1 moet een 180 fase verschuiving van de singal toegevoegd in de poort van P0, indien de faseverschuiving> 360 graden en toch nog winnen> 1, zal het circuit oscilleren.
 
Dit circuit zal oscilleren wanneer de off-chip dop groot is.U kunt compenseren met on-chip dop op het knooppunt BIASN.Voeg een pet tussen BIASN en GND zal u helpen om voldoende marge fase krijgen

 
Hallo, zou u alstublieft uitleggen waarom zou een off-chip large cap trilling veroorzaken?
Het gebeurde toen ik een extra groot als 100uF cap aan de VDD van een versterker.

 
Nou, oscilleren het op kleinere winnen met 100uF.
Met 1uF, schommelt het ook, maar de trilling gebeurt bij hogere winst.
Lijkt er moet een optimale cap waarde.
Maar ik heb het gevonden.
Maar waarom zou dit gebeuren?
Ik denk dat caps zijn voor het filteren en zijn goed voor de stabiliteit.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top