N
negreponte
Guest
Kunt u mij pls?
bedankt
bedankt
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
Asynchrone ontwerp, simulatie, synthese en elektrisch gereedschap
A
arunragavan
Guest
Er is een prachtig boek
Asynchroon ontwerp van Chris J. Myres gepubliceerd mijn John Willy and Sons.
Ik heb de hele boek ..Ik zal het boek uploaden als u ze nodig hebben ..zijn ongeveer 40MB met alle details.
met groet,
Asynchroon ontwerp van Chris J. Myres gepubliceerd mijn John Willy and Sons.
Ik heb de hele boek ..Ik zal het boek uploaden als u ze nodig hebben ..zijn ongeveer 40MB met alle details.
met groet,
S
sarath51
Guest
http://www.windsoul.cn/
Check deze site als goed.Dit heeft nogal wat interessante boeken over design
Check deze site als goed.Dit heeft nogal wat interessante boeken over design
X
xiongdh
Guest
De URL kan niet worden verbinden.
De gevraagde URL kon niet worden opgehaald
De gevraagde URL kon niet worden opgehaald
N
negreponte
Guest
arunragavan,
kan je het uploaden, dit boek pls?
bedankt
kan je het uploaden, dit boek pls?
bedankt
V
vibhute_r_p
Guest
He, krijg je een aantal goede info in follwoing boek --
Er is een volledige set aviliable voor async ontwerp.serach voor Balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
voor boek --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Er is een volledige set aviliable voor async ontwerp.serach voor Balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
voor boek --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
G
gaonkc
Guest
je kunt zien <<Asynchronous circuit design>>
A
arunragavan
Guest
Details over het boek
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 door John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback); 0-471-22414-6 (Electronic)
Asynchrone Ciruit Design
Een Wilcplnterscience Publicatie
John Wiley 8z Sons,
INCNew York / Chichester / Weinheim / Brisbane / Singapore / TorontoInhoud van het BoekVoorwoord
Acknowledgments
I Inleiding 1
I. 1 Probleem Specificatie 1
1.2 Communicatie kanalen 2
1.3 Communicatie Protocollen 4
1., J grafische voorstellingen 8
1.5 Vertraging-Ongevoelig Circuits 10
1.6 Hujjfman circuits 13
I. 7 Muller Circuits 16
1.8 Timed circuits 17
1.9 Verificatie 20
1.10 Toepassingen 20
1.11 Laten s slag 21
1.12 Bronnen 21
Problemen
2 Mededeling Kanalen 23
2.1 Basisstructuur 24
2.2 Structurele Modeling in VHDL 27
2.3 Control Structures 31
2.3.1 Selectie 31
2.3.2 Herhaling 32
2.4 Deadlock 34
2,5 Probe 35
2.6 Parallelle Communicatie 35
2.7 Voorbeeld: MiniMIPS 36
2.7.1 VHDL Specificatie 38
2.7.2 Op timixed MiniMIPS 48
2.8 Bronnen 52
Problemen
3 Mededeling protocollen 57
3.1 Algemene Structuur 57
3.2 Actieve en passieve Havens 61
3.3 Handshaking Expansie 61
3.4 Reshufling 65
3.5 Staat Variabele Invoeging 66
3.6 Gegevens Codering 67
3.7 Voorbeeld: Twee Wijn Winkels 71
3.8 Syntax-Directed Vertaling 73
3.9 Bronnen 80
Problemen
4 grafische voorstellingen
Grafiek 4.1 Basisprincipes
4.2 Asynchrone Finite State Machines
42,1 Finite State Machines en Flow Tabellen
42,2 Burst-modus staat Machines
4.2.3 Extended Burst-modus staat Machines
4.3 Petri Nets
43.1 Gewone Petri Nets
4.3.2 Signaal Overgangsfaciliteit Grafieken
Timed Event / Niveau Structures
4.5 Bronnen
Problemen
5 Hunman Circuits
5.1 Problemen oplossen Bedekkings
5.1.1 Matrix Reductie Technieken
5.1.2 begrenzende
5.1.3 Beëindiging
5.1. D Branching
5.2 Staat minimalisering
5.2.1 Het vinden van de Compatibele Pairs
5.2.2 Het vinden van de maximale Compatibles
5.2.3 Het vinden van de Eerste Compatibles
5.2.4 Instellen van de Bedekkings Probleem
5.2.5 Vervormen de verlaagde Flow Tabel
5.3 Staat Opdracht
5.3.1 Partitie Theorie en staat Opdracht
5.3.2 Matrix Vermindering Methode
5.3.3 Het vinden van de maximale Intersectibles
5.34 Instellen van de Bedekkings Probleem
5.3.5 Fed-Terug-uitgangen als staatsmiddelen Variabelen
5.4 Risico-Free Two-Level Logic Synthese
54,1 Two-Level Logic minimalisering
5.4.2 Eerste Implicant Generation
54,3 Prime Implicant Selectie
5,4 4 combinatievormen Gevaren
5.5 Extensions for MIC Exploitatie
5.5.1 Overgang Kubussen
5.5.2 Functie Gevaren
5.5.3 combinatievormen Gevaren
5,54 Burst-modus Transitions
5.5.5 Extended Burst-modus Transitions
5.5.6 Staat minimalisering
5.5.7 Staat Opdracht
5.5.8 Risico-Free Two-Level Logic Synthese
5.6 Multilevel Logic Synthese
5.7 Technology Mapping
5.8 Generalized C-Element Implementatie
5.9 Sequentiële Gevaren
5.10 Bronnen
Problemen
Muller Circuits 207
6.1 formele definitie van Speed Onafhankelijkheid 208
61,1 subklassen van Speed-onafhankelijke circuits 210
6.1.2 Enkele nuttige definities 212
6.2 Complete staat codering 216
6.2.1 Overgang Points en plaatsingskosten Punten 217
6.2.2 Staat Grafiek Kleurplaat 219
6.2.3 invoegpositie kostfunctie 220
6.2.4 Staat Signaal Invoeging 222
6.2.5 Algoritme voor het oplossen van CSC Overtredingen 223
6.3 Risico-Free Logic Synthesis 223
6.3.1 Atomic Gate Implementatie 225
6.3.2 Generalized Element Implementatie C-226
6.3.3 Standaard C-uitvoering 230
6.3.4 De interne-Cube Algorithm 238
6.4.Hazard-Free Decomposition 243
6.4.1 Invoeging wijst Revisited 245
6.4.2 Algoritme voor Risico-Free Decomposition 246
6.5 Beperkingen van Speed-Onafhankelijke Design 248
6.6 Bronnen 249
Problemen 251
7 Timed Circuits 259
7.1 Modellering Timing 260
7.2 Regio's 262
7.3 Discrete tijd 265
7.4 Zones 267
7.5 poset Timing 280
7.6 Timed Circuits 289
7.7 Bronnen 292
Problemen 293
8 Verificatie 295
8.1 Protocol Toetsing 296
8.1.1 Lineaire-Time Temporele Logica 296
8.1.2 Time-Gekwantificeerde Eisen 300
8.2 Circuit Verificatie 303
8.2.1 Trace Structures 303
8.2.2 Samenstelling 305
8.2.3 Canonical Trace Structures 308
8.2.4 Mirrors and Verification 310
8.2.5 Sterke conformiteitsniveau 312
8.2.6 Time-Trace Theorie 314
8.3 Bronnen 315
Problemen 316
9 Toepassingen
9.1 Korte geschiedenis van Asynchronous Circuit Design
9.2 Een Asynchrone Instructie-Length Decoder
9.3 Performance Analyse
Testen van asynchrone schakelingen
De synchronisatie probleem
9.5.1 Waarschijnlijkheid van Synchronixation Niet
9.5.2 Beperking van het risico op mislukking
9.5.3 Opheffing van het risico op mislukking
95,4 Arbitrage
9.6 De toekomst van Asynchronous Circuit Design
9.7 Bronnen
Problemen
Bijlage A VHDL Pakketten
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Bijlage B Stelt en betrekkingen 359
Bi Basic Set Theory 360
B.2 Betrekkingen 362
Referenties 365
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen
Asynchronous Circuit Design.Chris J. Myers
Copyright 2001 door John Wiley & Sons,
IncISBN: 0-471-41543-X (Hardback); 0-471-22414-6 (Electronic)
Asynchrone Ciruit Design
Een Wilcplnterscience Publicatie
John Wiley 8z Sons,
INCNew York / Chichester / Weinheim / Brisbane / Singapore / TorontoInhoud van het BoekVoorwoord
Acknowledgments
I Inleiding 1
I. 1 Probleem Specificatie 1
1.2 Communicatie kanalen 2
1.3 Communicatie Protocollen 4
1., J grafische voorstellingen 8
1.5 Vertraging-Ongevoelig Circuits 10
1.6 Hujjfman circuits 13
I. 7 Muller Circuits 16
1.8 Timed circuits 17
1.9 Verificatie 20
1.10 Toepassingen 20
1.11 Laten s slag 21
1.12 Bronnen 21
Problemen
2 Mededeling Kanalen 23
2.1 Basisstructuur 24
2.2 Structurele Modeling in VHDL 27
2.3 Control Structures 31
2.3.1 Selectie 31
2.3.2 Herhaling 32
2.4 Deadlock 34
2,5 Probe 35
2.6 Parallelle Communicatie 35
2.7 Voorbeeld: MiniMIPS 36
2.7.1 VHDL Specificatie 38
2.7.2 Op timixed MiniMIPS 48
2.8 Bronnen 52
Problemen
3 Mededeling protocollen 57
3.1 Algemene Structuur 57
3.2 Actieve en passieve Havens 61
3.3 Handshaking Expansie 61
3.4 Reshufling 65
3.5 Staat Variabele Invoeging 66
3.6 Gegevens Codering 67
3.7 Voorbeeld: Twee Wijn Winkels 71
3.8 Syntax-Directed Vertaling 73
3.9 Bronnen 80
Problemen
4 grafische voorstellingen
Grafiek 4.1 Basisprincipes
4.2 Asynchrone Finite State Machines
42,1 Finite State Machines en Flow Tabellen
42,2 Burst-modus staat Machines
4.2.3 Extended Burst-modus staat Machines
4.3 Petri Nets
43.1 Gewone Petri Nets
4.3.2 Signaal Overgangsfaciliteit Grafieken
Timed Event / Niveau Structures
4.5 Bronnen
Problemen
5 Hunman Circuits
5.1 Problemen oplossen Bedekkings
5.1.1 Matrix Reductie Technieken
5.1.2 begrenzende
5.1.3 Beëindiging
5.1. D Branching
5.2 Staat minimalisering
5.2.1 Het vinden van de Compatibele Pairs
5.2.2 Het vinden van de maximale Compatibles
5.2.3 Het vinden van de Eerste Compatibles
5.2.4 Instellen van de Bedekkings Probleem
5.2.5 Vervormen de verlaagde Flow Tabel
5.3 Staat Opdracht
5.3.1 Partitie Theorie en staat Opdracht
5.3.2 Matrix Vermindering Methode
5.3.3 Het vinden van de maximale Intersectibles
5.34 Instellen van de Bedekkings Probleem
5.3.5 Fed-Terug-uitgangen als staatsmiddelen Variabelen
5.4 Risico-Free Two-Level Logic Synthese
54,1 Two-Level Logic minimalisering
5.4.2 Eerste Implicant Generation
54,3 Prime Implicant Selectie
5,4 4 combinatievormen Gevaren
5.5 Extensions for MIC Exploitatie
5.5.1 Overgang Kubussen
5.5.2 Functie Gevaren
5.5.3 combinatievormen Gevaren
5,54 Burst-modus Transitions
5.5.5 Extended Burst-modus Transitions
5.5.6 Staat minimalisering
5.5.7 Staat Opdracht
5.5.8 Risico-Free Two-Level Logic Synthese
5.6 Multilevel Logic Synthese
5.7 Technology Mapping
5.8 Generalized C-Element Implementatie
5.9 Sequentiële Gevaren
5.10 Bronnen
Problemen
Muller Circuits 207
6.1 formele definitie van Speed Onafhankelijkheid 208
61,1 subklassen van Speed-onafhankelijke circuits 210
6.1.2 Enkele nuttige definities 212
6.2 Complete staat codering 216
6.2.1 Overgang Points en plaatsingskosten Punten 217
6.2.2 Staat Grafiek Kleurplaat 219
6.2.3 invoegpositie kostfunctie 220
6.2.4 Staat Signaal Invoeging 222
6.2.5 Algoritme voor het oplossen van CSC Overtredingen 223
6.3 Risico-Free Logic Synthesis 223
6.3.1 Atomic Gate Implementatie 225
6.3.2 Generalized Element Implementatie C-226
6.3.3 Standaard C-uitvoering 230
6.3.4 De interne-Cube Algorithm 238
6.4.Hazard-Free Decomposition 243
6.4.1 Invoeging wijst Revisited 245
6.4.2 Algoritme voor Risico-Free Decomposition 246
6.5 Beperkingen van Speed-Onafhankelijke Design 248
6.6 Bronnen 249
Problemen 251
7 Timed Circuits 259
7.1 Modellering Timing 260
7.2 Regio's 262
7.3 Discrete tijd 265
7.4 Zones 267
7.5 poset Timing 280
7.6 Timed Circuits 289
7.7 Bronnen 292
Problemen 293
8 Verificatie 295
8.1 Protocol Toetsing 296
8.1.1 Lineaire-Time Temporele Logica 296
8.1.2 Time-Gekwantificeerde Eisen 300
8.2 Circuit Verificatie 303
8.2.1 Trace Structures 303
8.2.2 Samenstelling 305
8.2.3 Canonical Trace Structures 308
8.2.4 Mirrors and Verification 310
8.2.5 Sterke conformiteitsniveau 312
8.2.6 Time-Trace Theorie 314
8.3 Bronnen 315
Problemen 316
9 Toepassingen
9.1 Korte geschiedenis van Asynchronous Circuit Design
9.2 Een Asynchrone Instructie-Length Decoder
9.3 Performance Analyse
Testen van asynchrone schakelingen
De synchronisatie probleem
9.5.1 Waarschijnlijkheid van Synchronixation Niet
9.5.2 Beperking van het risico op mislukking
9.5.3 Opheffing van het risico op mislukking
95,4 Arbitrage
9.6 De toekomst van Asynchronous Circuit Design
9.7 Bronnen
Problemen
Bijlage A VHDL Pakketten
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
Bijlage B Stelt en betrekkingen 359
Bi Basic Set Theory 360
B.2 Betrekkingen 362
Referenties 365
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen
A
AlexWan
Guest
Hi all,
De PDF van onderstaande links kan niet worden geopend.Kan iemand deze opnieuw uploaden?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
De PDF van onderstaande links kan niet worden geopend.Kan iemand deze opnieuw uploaden?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
A
arunragavan
Guest
De rest van de bestanden
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen
H
howz
Guest
dit is een goed boek ... het helpt me een hoop ..
dank u voor dat zo vriendelijk en hellpful
dank u voor dat zo vriendelijk en hellpful
T
Thomson
Guest
AlexWan schreef:
Hi all,De PDF van onderstaande links kan niet worden geopend.
Kan iemand deze opnieuw uploaden?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Hi all,De PDF van onderstaande links kan niet worden geopend.
Kan iemand deze opnieuw uploaden?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
T
Thomson
Guest
Hoi,
hoewel
ik ben momenteel het lezen van het boek geplakt door mijzelf te wijten aan een occasionele gelegenheid toen ik wilde samenvatten het onderwerp over asynchrone overdracht van signalen tussen de verschillende klok domein, Ik heb echt geen intentie om te studeren dit enorme gebied.
In principe
heb ik niet zo veel logica geïmplementeerd door asynchrone manieren, die verward me veel of ik moet ze door het betalen van een hoop tijd.
Bovendien,
ik ben niet bekend met dergelijke schakelingen met inbegrip van hun prestaties, de uitvoering van wegen en het testen en verificatie methoden.Ik waardeer uw adviezen en kennis gedeeld met me als je
hebt ontworpen circuits en echt het gevoel dat het een tendens op de lange termijn van de ASIC-ontwerp.
Thansk,
Thomson
hoewel
ik ben momenteel het lezen van het boek geplakt door mijzelf te wijten aan een occasionele gelegenheid toen ik wilde samenvatten het onderwerp over asynchrone overdracht van signalen tussen de verschillende klok domein, Ik heb echt geen intentie om te studeren dit enorme gebied.
In principe
heb ik niet zo veel logica geïmplementeerd door asynchrone manieren, die verward me veel of ik moet ze door het betalen van een hoop tijd.
Bovendien,
ik ben niet bekend met dergelijke schakelingen met inbegrip van hun prestaties, de uitvoering van wegen en het testen en verificatie methoden.Ik waardeer uw adviezen en kennis gedeeld met me als je
hebt ontworpen circuits en echt het gevoel dat het een tendens op de lange termijn van de ASIC-ontwerp.
Thansk,
Thomson