Asynchoronus rst voor FF gebruikt om te registreren intermediair signaal

S

s3034585

Guest
Hi guys
kan iemand mij vertellen wheter met behulp van een asynchornus rst for ff die worden gebruikt om signalen tussen 2 blokken register is een aan te raden of niet.

In mijn ontwerp heb ik een aanvraag signaal uit een blok A en dan is het reistered in een ev en gevoed met ander blok B. blok B ack genereert een signaal voor blok A. Dit ACK-signaal wordt gebruikt om de FF dus opnieuw dat we dont genereren ack voor hetzelfde signaal als we eenmaal een ack hebben verleend reeds voor.

Ik heb een jpeg-bestand om een beter begrip.
In mijn ontwerp zijn er 8 reg die wachten op gegevens.Zo heb ik 8 aanvr signalen en ze zijn geregistreerd.Ack-signaal wordt gebruikt voor het opnieuw instellen van deze aanvr registreren.Als ik asynchronus vervolgens opnieuw in elke cyclus clk ik kan tegemoet te registreren diff.Maar als ik synchronus resetten dan duurt het 2 clk cycli duidelijk de req.Vandaar dat u tegemoet te komen aan hetzelfde register voor 2 CLK cycli.

Kan iemand aangeven of dit gd ding om te doen ..of is er een andere manier om dit te doen.

Thanks in Advance
Sorry, maar je moet inloggen om deze gehechtheid

 
niet zeker waarom wil je ff gebruiken.

Als in de module die u gebruikt een signaal van module B (ack) voor reset iets dan hoeft u niet te ack signaal registreren, maar als u gebruik maakt van signaal ack tot op zekere volgorde (state machine te starten bijvoorbeeld) dan u nodig hebt deffenetly FF

groeten,

 
Hi Iouri
Bedankt voor uw antwoord ...

Eigenlijk heb ik staat machine in A en B. Het is beetje als seriële distributie van gegevens.Dus eerst een maakt een verzoek om nieuwe reeks van gegevens, Dit op zijn beurt begint een state machine in B tot en met nieuwe gegevens doorgeven en genereren ack.Dit ack start een machine staat in A. Dus ik registreert de Req Ack signaal en het signaal.Dus als B krijgt zijn q aanvr het ack zal genereren in de volgende CLK cyclus.Dit ACK wordt gebruikt om duidelijk signaal dat de aanvraag werd ingeschreven.If i dont duidelijk dit met asynchronus reset daarna weer in de volgende cyclus CLK B zal een ack voor dezelfde req signaal.dus het duurt 2 clk cycli duidelijke een req ....indien het gebruik synchronus reset ..Dus ik wilde weten of het ok om asyn opnieuw te gebruiken.

Hoop dit keer krijg je een duidelijk idee ....

 
Ik zie niets verkeerd.

Dus u bent van verzoekende module B met signaal "req" die is ingeschreven.Zodra u begint verwerking "req" u gebruikt "ack" naar de "req" unregister in aync en modules passeren A de "ack" signaal.Hoe dan ook is "ack" ingeschreven bij module A?

 
Het zal prima werken.DFT zal zeker laten zien het als een probleem.Ik ben niet zeker, maar u kunt dit controleren.

 

Welcome to EDABoard.com

Sponsor

Back
Top