ASIC Design flow

[Dhaval Parikh]

[hallo vrienden
Ik wil volledige ASIC-ontwerp stroom en informatie over de verschillende soorten Optimalisatie in verilog synthese.]

 

[haneet]

Dhaval gaan denken deze link.het is alleen in deze draad.

ftopic210745.html.

 

[Hards]

Hey Dhaval u net gelezen Smith boek ASIC-ontwerp stroom en lezen helpen handleidingen van de trapfrequentie
deze link
http://www-ee.eng.hawaii.edu/ ~ msmith / ASIC / HTML / ASICs.htm # anchor11320

 

[anishrai]

U kunt over elk VLSI boek .... de meeste van hen geven de stroom ... ya smid wil worden behoorlijk nuttig

 

[dsairajkiran]

Hallo Dhaval,
ASIC flow .....

specificatie ----> gedrags beschrijving ----> simulatie ----> synthese ---> poort niveau netlist wordt verkregen ---> flooorplanning (inclusief power planning )---> plaatsing ---> trail route ---> rc winning ---> vertraging berekening ---> timing analyse ---> klok boom synthese ---> timing optimalisatie (met gekweekte klok )---> gedetailleerde route ---> macht analyse -- -> DRC/LVS---> gds2.

Tijdens de synthese optimalisatie gedaan kan worden voor het gebied of timing.By standaard gereedschap heeft optimalisatie voor gebied.