50% duty cycle

[engrbabarmansoor]

waarom hebben we doorgaans gebruik van 50% inschakelduur wil zeggen 50% hoog en% 50% laag?
Kunnen we gebruik van andere waarden?
Wht zal het effect van het gebruik van andere leeftijd%

 

[gingerjiang]

natuurlijk we andere keuzes kunt gebruiken, hangt af van uw applicaties.

 

[knack]

engrbabarmansoor wrote:

waarom hebben we doorgaans gebruik van 50% inschakelduur wil zeggen 50% hoog en% 50% laag?

Kunnen we gebruik van andere waarden?

Wht zal het effect van het gebruik van andere leeftijd%

 

[gingerjiang]

handigheid wrote:engrbabarmansoor wrote:

waarom hebben we doorgaans gebruik van 50% inschakelduur dwz 50% hoog en% 50% laag?

Kunnen we gebruik van andere waarden?

Wht zal het effect van het gebruik van andere leeftijd%

 

[no_mad]

In ASIC oogpunt van ontwerp, indien ur ontwerp is met behulp van single-edge geactiveerd.Dan should'nt het een probleem.

Zolang je laat voldoende tijd voor de gegevens
te stabiliseren op de rand leverde aan ur ... n houden setup tijd.Ik zou zeggen ur ontwerp moet boete.

Tenzij ur met beide klok randen.Een van ur cyclus zou een nadeel.

Hope it helps

 

[DZC]

engrbabarmansoor wrote:

waarom hebben we doorgaans gebruik van 50% inschakelduur wil zeggen 50% hoog en% 50% laag?

Kunnen we gebruik van andere waarden?

Wht zal het effect van het gebruik van andere leeftijd%

 

[gingerjiang]

DZC wrote:engrbabarmansoor wrote:

waarom hebben we doorgaans gebruik van 50% inschakelduur wil zeggen 50% hoog en% 50% laag?

Kunnen we gebruik van andere waarden?

Wht zal het effect van het gebruik van andere leeftijd%

 

[paladinzlp]

Wij wegingsfactor van 50% Duty Cycle Klok wanneer de klok wordt gebruikt voor het ADC.

 

[jasmin_123]

Een 50% duty cycle squarewave signaal heeft zelfs geen harmonischen.

 

[xstal]

Een van de mogelijke redenen kunnen worden aan te houden of setup overtredingen te voorkomen, willen we met behulp van ve, alsmede-ve rand leverde Flops in ons ontwerp.goed het is gewoon mijn gok.Ik kan staan gecorrigeerd please.
Cheers

 

[ch1k0]

50% duty cycle blokgolf heeft geen harmonischen zelfs ..so what?niet zo belangrijk (als ware ..).non-overlapping klokken zijn overal waar je kijkt.

50% duty cycle blokgolf heeft ZERO dc (avg) waarde, en dat er meer is belangrijk.zetten capacitieve koppeling en zie waarom.

 

[jasmin_123]

ch1k0 wrote:

50% duty cycle blokgolf heeft geen harmonischen zelfs ..
so what?
niet zo belangrijk (als ware ..).

 

[ch1k0]

Kunt u bijvoorbeeld van toepassing wanneer u maar wilt detecteren signaal precies op de top van tweede harmonische van de klok signaal?
Kunt u uitleggen waarom periodiek signaal 50% duty cycle tonen geen tweede harmonische, en de periodieke 75% duty cycle heeft?

 

[jasmin_123]

1.Elke sensor die een zuiver oneven overdracht karakteristiek voor een nul-signaal en niet louter oneven kenmerkend voor niet-nul signaal vertaalt het signaal frequentie om de frequentie van de even harmonischen van het ac excitatie.Een voorbeeld is aardinductie, maar er zijn ook tal van andere sensoren en experimenten, met name in de natuurkunde, waar detectie zelfs harmonischen is zeer efficiënt.

2.Denk aan sinc.

 

[jasmin_123]

ch1k0 wrote:

Kunt u uitleggen waarom periodiek signaal 50% duty cycle tonen geen tweede harmonische, en de periodieke 75% duty cycle heeft?

 

[safwatonline]

sorry maar hoe je twee niet-overlappende klokken elk van 50% duty cycle !!!!!

 

[Ravet]

afhankelijk van de toepassing, u kunt beoordelen of bepaalde duty cycle een probleem of niet kan maken, maar over het algemeen, zeer lage duty cycle betekent dat u didnt profiteren van de lage frequentie je werken op, bijvoorbeeld als je een divider in een PLL, deze divider uitgang zal een bijdrage aan de PFD, en ja, als je divider kloof bijvoorbeeld van 1 GHz tot 50 MHz, dan kun je output duty cycle zeer laag is, dan kun je wilt dat de PFD te werken met een hogere frequentie dan 50 MHz , dat wil zeggen volg de smalle pols en het niet missen, dus u acceptabel bereik kan zetten voor uw plicht cyclus, en zo verder

 

[tekno1]

De meeste van de tijd 50% duty cycle is nodig als klok signalen waar hoge en lage duur even lang en zo minimaal klok periode kan worden gebruikt op basis van maximale circuit vertraging tijdens hoog of laag duur.Ook in ieder geval is het belangrijk te weten wat is de duty cycle zodat men zeker langste circuit vertraging in de hoge en lage duur kan maken, is binnen de looptijd (denk aan van asynchrone logica toepassingen met verschillende vertragingen op hoge en lage klok duur).

Nu zijn er oneindig van de bezorgdheid in circuit design en zoals wijselijk genoemd door anderen seconden harmonischen.gemiddelde waarde enz. komt ook in beeld afhankelijk van de toepassing.

Wat belangrijk is om te weten wat er moet gebeuren - niet blindelings kopiëren circuits van boeken of anderen en denken dat men een ontwerp doet is vragen om moeilijkheden zeker Onzekerheden, unieke problemen roept vragen op en vergt unieke oplossingen die te maken het ontwerpen van een leuke baan.

In mijn circuits tijd tot tijd verander ik de duty cycle van de periode te minimaliseren, zodat dingen kunnen sneller worden gedaan, maar dit alles hangt af van wat ik doe.In het kort als klok is 50% is het gemakkelijker om het denkproces generaliseren en wonen algemeen hoger niveau circuit kwesties.Sommige circuits met name wanneer de tijd stijgen en dalen tijd evenwichtig (synchrone logische schakelingen) veel baat hebben 50% procent duty cycle klokken door verontrustend minder duty cycle

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />