4 input adder in VHDL opteller

[killersbeez]

Hallo, Ik heb vraag warm te programmeren opteller met 4 ingangen in VHDL! Ik heb deze VHDL-code is het juist?! Bibliotheek ieee; Gebruik ieee.std_logic_1164.all; ENTITEIT adder is generiek (dummy: tijd: = 0 ns); PORT (A, B, C, D: IN std_logic; som: OUT std_logic); END entiteit; ARCHITECTUUR VAN DE functionele adder IS BEGIN te beginnen (A, B, C, D) als (A = '0 'en B = '0' en C = '0 'en D = '0'), dan sum

 

[Fl1pFl0p]

Ik neem aan dat je begint, misschien voor een klasse, in welk geval de Ripple Carry Adder is degene die je zou seaching voor. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/url] en dit verklaart de rimpel te voeren adder [url = http://www.search .com / referentie / Adder_ (elektronica] Reference voor de Adder (elektronica) - Search.com [/url]) die moeten helpen.

 

[killersbeez]

zegt dat dit voor mij en ik cant vinden wat er mis is er: (digi.vhdl: in adder (functionele): digi.vhdl: 64: syntax error, onverwachte t_PROCESS, verwacht t_IF op PROCES v2cc: digi.vhdl: 1 errors

<span style="color: grey;"><span style="font-size: 10px">---------- Bericht toegevoegd om 00:45 ---------- Vorige post was om 00:27 -------- - </span></span>
vinden het probleem alles werkt, maar is het een 4-ingang adder of haar iets anders?!

 

[Fl1pFl0p]

Deze lijn geeft het aantal ingangen: IN STD_LOGIC_VECTOR ( 7 downto 0 ), dit is een 8-bits opteller. De rimpel adder kan worden doorgevoerd in evenveel bits als je wilt. Als je leest de referentie bovenstaande link, en de for-lus wordt veroorzaakt verwarring, probeer dan het lezen van dit voorbeeld. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL codering tips en trucs: 4 bit Ripple Carry Adder met behulp van elementaire logische poorten [/url] Dit is een poort niveau 4bit adder en de testbank om het gedrag te simuleren.

<span style="color: grey;"><span style="font-size: 10px">---------- Bericht toegevoegd om 18:31 ----- ----- Vorige post was om 18:15 ----------</span></span>
O wooo ... heb je code niet te zien aan de top. Waar kwam dat vandaan?

 

[sanju_]

hi in uw programma van hun is er geen dragen en in plaats van "als" kan je "case" te gebruiken zou beter zijn .. als je wilt "anders als" te gebruiken beter te gebruiken "elsif ".... U kunt het krijgen van fout in uw code, want je gebruikt zo veel "als" en een "end if" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Een suggestie, VHDL biedt elsif. Dus in plaats van het gebruik anders als elke keer dat je kunt gebruiken elsif. De code ziet er schoner en makkelijk te debuggen. U hebt vele "else if" in de bovenstaande code, maar doesnt hebben genoeg "end if" om ze allemaal te dekken.