K
kel8157
Guest
Hallo, allemaal ik ben met behulp van een testbank en VHDL controller, die een Verilog model (niet-wijzigbare) instantitates. Er is een INOUT poort. Mijn doel is om de "Z", "1" of "0" verschijnt op het signaal rom_model.hvlt, zonder aanpassing van de rom_model.v. Maar in NCSIM 08.20-S008, kon ik alleen maar zien "U" op de golfvorm in de testbank, die niet een std_logic waarde .. En rom_model.hvlt verschijnt onbekend. Bijgevoegd is de codes en run_sim.csh moet draaien de compilatie en simulatie. Mogelijk moet u de cds.lib te passen aan IEEE libs te nemen. Dank u bij voorbaat. :?: (Ter informatie, in ModelSim het is okie) [size = 6] [color = red] 100 punten toegekend voor de oplossing! [/color] [/size] [size = 6] [color = red] De rom_model.v mag niet worden gewijzigd omdat het van de klant. [/Color] [/size]: D