1 Hz CMOS Klok Design

[tl]

Dear All.

Na pijnlijke tijden op zoek naar info over 1 Hz klok, ik heb uiteindelijk besloten om dit aan u alle deskundigen.

Ik gebruik 0.5um CMOS proces in Cadence.Voor mijn chip ontwerpen in de biomedische toepassingen, ik moet een 1Hz klok.

, and ON CHIP
design.

Door de omstandigheden van het gebruik ervan, ik moet het met een laag stroomverbruik,
en op chip
ontwerp.

Ik ontwierp een 1.3MHz VCO.Als op basis van dit, het is een 20bit teller voor 1Hz.Het lijkt niet praktisch, niet alleen de hogere bit, maar stroomverbruik oogpunt ook.

Een methode of een ontwerp idee alstublieft?

Hartelijk dank voor uw opmerkingen.

 

[snafflekid]

Ik herinner me dat in CMOS kwarts horloge-chips, de frequentie tussenstijl gebruikt een andere logica ontwerp voor de eerste paar slippers om energie te besparen.Ik kan me niet herinneren van de naam, maar het kan worden belast
op basis van logica of differentiële logica.Sorry ik kan niet meer nuttig, maar het
is een begin.

 

[tl]

Beste snafflekid

Ik ben op zoek naar de spullen die u noemde.I do appreciate your comment

 

[erikl]

snafflekid schreef:

...
kan worden belast op basis van logica of differentiële logica.

 

[AdvaRes]

U kunt denken aan het gebruik van TSPC dffs en enkele laag vermogen technieken.

 

[snafflekid]

Ik denk dat de echte interne fase klok technieken zijn wat je nodig hebt bij het begin van de keten.Ze zijn dynamisch en moeten de overgangen te houden ververst, dan op een punt waar u gebruik maken van statische CMOS-logica.

zoeken naar een boek genaamd Low-Power CMOS-circuits door CRC druk

 

[Teddy]

Ik zou aanraden eenvoudige ontspanning oscillator.Aangezien je aan het doen zijn voor medische dat is de weg - alle andere benaderingen zijn hoge stroom.
Voor 1 Hz kunt u gebruik maken van enkele nA laadstroom, zeer laag stroomverbruik opamp of spanningsstabiliteit vergelijkingslocatie.
In totaal kun je sqeeze in 1uA huidige Max.
Maar ik zou zeggen dat zelfs 1uA is een beetje groot voor je.
Ook - zou je niet mooi 50% duty cycle - zo ontwerpen voor 2hz en verdeel omlaag.
Across PVT krijg je ongeveer 15% nauwkeurigheid zonder bekleding.
Succes

 

[tl]

Eigenlijk zijn ze allemaal goed idee.Ik dank u allen.

Beste Teddy, ik heb al een versoepeling oscillator voor een ander doel, maar ik
heb nooit geweten dat zij kunnen worden bediend met 1uA huidige omdat ik mijn geoptimaliseerd Relax.OSC voor laag stroomverbruik, maar het nog steeds nodig rond 35uA.

Hoe kon je bereiken 1uA, maar nog steeds in bedrijf is?

 

[erikl]

fluorescerende schreef:

Hoe kon je bereiken 1uA, maar nog steeds in bedrijf is?

 

[Teddy]

Ik gedeeltelijk eens met erikl.
Het enige punt dat ik het oneens is de waarde van de cap.200fF is veel te dicht bij de parasitaire capaciteit van de omringende FET zodat de FET proces variatie zou van invloed zijn op het circuit te veel.Voor 1 Hz zou ik gebruik 0.5pF-1pF belast met 100nA of zo.Sinds vergelijkingslocatie kunnen zeer trage gebruik vertekenende van 250nA.
Voor spanning referentie - hetzelfde.De meest actuele nuttigen kant zal de output structuur - dus wees op de huidige beperking dat een.En als je genoeg tijd besteedt u zult krijgen.Ik heb 7uA OSC.@ 3MHz.all@0.5um CMOS.
Het belangrijkste ding - houd het simpel.Gebruik 1 laadstroom, pet, vergelijkingslocatie en dat is het - meer complexiteit meer macht.
Als u wilt, stuur me het OSC.u al en ik kan kort in.Uit ervaring zou ik zeggen - als u op u zal maken.

 

[JoannesPaulus]

Kan je niet gebruik maken van een keten van CMOS inverters als uw vergelijkingslocatie?Het zou slaan de macht van de spanning referentie.

 

[erikl]

Teddy schreef:

de waarde van de cap.
200fF is veel te dicht bij de parasitaire capaciteit van de omringende FET zodat de FET proces variatie zou van invloed zijn op het circuit te veel.