Regels | Recente berichten | onderwerp RSS | Zoeken | Registreer | Inloggen

"Lood" of "Lag" in fase detector?


Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> "Lood" of "Lag" in fase detector?
Auteur Bericht
steadyj



Lid geworden: 17 augustus 2008
Posts: 13


Post 22 augustus 2008 19:10

"Lood" of "Lag" in fase detector?


Hi all, ik ben verward over de rechter van de "lead" of "vertraging" in fase detector.

Figuur 1 is een fase detector. In figuur 2 is de golfvorm als A leidt B. Maar het feit "A leidt B" lijkt af te hangen van de oorspronkelijke tijd. Zoals blijkt uit figuur 3, als de eerste tijd is de rode verticale lijn, het wordt "A loopt B". En de output pulsen zal op Qb in plaats van op Qa.

Dus wat is er mis met mijn logica? Ik geloof fase detector zou moeten werken op een betrouwbare manier in plaats van afhankelijk van de willekeur eerste tijd. Wat is de echte manier fase detector werkt?


Sorry, maar je moet inloggen om deze gehechtheid

Terug naar boven
FVM



Geworden: 22 januari 2008
Posts: 5073
Geholpen: 752
Ligplaats: Bochum, Duitsland


Post 22 augustus 2008 19:25

Re: "Lood" of "Lag" in fase detector?


in a real circuit? Wat is de eerste keer in een echt circuit? Slechts een fictie. Eigenlijk is de voeding is ingeschakeld op een willekeurig moment en de FFs eerste staten zijn onbekend anyway. Dus een rand toe fase detector zal hebben in eerste instantie onzekerheid van een cyclus. Maar het is geen probleem in een echte applicatie (meestal een PLL). Ik denk, zult u findout, waarom.
Terug naar boven
steadyj



Lid geworden: 17 augustus 2008
Posts: 13


Post 22 augustus 2008 19:38

"Lood" of "Lag" in fase detector?


Ik weet het echt niet waarom. Bijvoorbeeld, A is de referentie-input en B is de VCO uitgang. Na het inschakelen, frequentie B lager is dan A. Dus we de fase detector wens kan uitgangsspanning op de "UP" poort. Helaas is de onzekerheid na de macht op misschien maken daarentegen actie, die lijkt te un-lock voor altijd.
- Corrigeer me. Bedankt.
Terug naar boven
Google
AdSense
Google Adsense




Post 22 augustus 2008 19:38

Advertenties




Terug naar boven
LVW



Lid geworden: 07 mei 2008
Posts: 1458
Geholpen: 239
Locatie: Duitsland


Post 23 augustus 2008 9:28

Re: "Lood" of "Lag" in fase detector?


steadyj wrote:

Figuur 1 is een fase detector. In figuur 2 is de golfvorm als A leidt B. Maar het feit "A leidt B" lijkt af te hangen van de oorspronkelijke tijd. Zoals blijkt uit figuur 3, als de eerste tijd is de rode verticale lijn, het wordt "A loopt B". En de output pulsen zal op Qb in plaats van op Qa.


Ik ben bang, je begrip van de term "lead" is niet correct.
"Lead" niet betekent dat de puls trein is "meer naar rechts" - net het tegenovergestelde is waar: Neem de rode lijn en controleer of het een trein is al in een hoog staat en de trein B is dat niet. Daarom zou een leidt B.
Terug naar boven
FVM



Geworden: 22 januari 2008
Posts: 5073
Geholpen: 752
Ligplaats: Bochum, Duitsland


Post 23 augustus 2008 10:14

Re: "Lood" of "Lag" in fase detector?


Quote:
Helaas is de onzekerheid na de macht op misschien maken daarentegen actie, die lijkt te un-lock voor altijd.

Het vergelijken van uw circuit met een 4046 digitale fase detector, dat is bekend, niet soortgelijke problemen hebben moet het werken.

"Lead" or "Lag" in phase detector?
Terug naar boven
Arabische versie Bulgaarse versie Catalaanse versie Tsjechische versie Deense versie Duitse versie Griekse versie Engels versie Spaanse versie Finse versie Franse versie Hindi versie Kroatische versie Indonesische versie Italiaanse versie Hebreeuwse versie Japanse versie Koreaanse versie Litouwse versie Letse versie Nederlandse versie Noorse versie Poolse versie Portugese versie Roemeense versie Russische versie Slowaakse versie Sloveense versie Servisch versie Zweedse versie Tagalog versie Oekraïense versie Vietnamese versie Chinese versie
Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> "Lood" of "Lag" in fase detector?
Pagina 1 van 1

subj

text

Alle tijden zijn GMT 1 uur
Vergelijkbare onderwerpen:
"Actief" of "passieve" filter in PLL desi (7)
Power Supply ( "4 draden 3 fase" naar "5V") (1)
Wat houdt "ECL", "CML", "LVDS", (6)
hoe 2 "CLK" te gebruiken in een "proces"! ? (6)
hoe VCO "dig_vco" gebruik in "ahdlLib"? (1)
kunnen "als" verklaring "vervangen lus 'in (16)
hoe "Alles selecteren" in "vi"? (6)
vouwen Verilog ( "begin" - "einde")-code in G (1)
"verpakt" en "uitgepakt" in radix Gesprek (1)
wat is verschil tussen "ext2" of "ext3 & qu (1)


Misbruik | | Administrator | | Moderatoren | | Steun ons | | sitemap
onderwerp RSS