Regels | Recente berichten | onderwerp RSS | Zoeken | Registreer | Inloggen

Synchrone en asynchrone design in SOC ontmoeting


Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design Methodologies & Tools (Digitaal) -> synchrone en asynchrone design in SOC ontmoeting
Auteur Bericht
vlsitechnology



Lid geworden: 01 november 2007
Posts: 262
Geholpen: 6


Post 06 november 2007 20:47

Synchrone en asynchrone design in SOC ontmoeting


Wat is het verschil tussen synchrone en asynchrone ontwerp

Als we twee klokken in synchrone ontwerpen dan zal er een kans dat mijn scheef niet zal het ontwerp eisen te voldoen na het doen van de optimalisatie ook dan op dat moment SHD hoe optimaliseer ik het ontwerp?
kan iemand me uitleggen?
Terug naar boven
Google
AdSense
Google Adsense




Post 06 november 2007 20:47

Advertenties




Terug naar boven
Gliss



Lid geworden: 23 april 2005
Posts: 668
Geholpen: 61
Locatie: Boston


Post 06 november 2007 21:40

Synchrone en asynchrone design in SOC ontmoeting


Synchrone systemen worden aangedreven door klok netwerken. Asynchronous daarvan zijn niet. SOC heeft geautomatiseerde hulpmiddelen voor timing analyzis en optimalisatie. U kunt deze hulpprogramma's op verschillende punten in de stroom. Na de klok boom synthese kunt optimalisatie uitvoeren zoals bewegende blokken rondom en het veranderen / toevoegen klok buffers.

Bijvoorbeeld, als er te veel scew, kunt u deze vervangen en omleiden van het ontwerp, veranderen de klok boom regeling, gebruiken verschillende buffers / etc. Wanneer u deze optimalisatie bent u eventueel gebruik van meer ruimte en meer vermogen,

Ook de meeste goede ASIC bibliotheken twee keer van buffers, een voor algemeen gebruik en een specifiek voor klok signalen, onder meer zorg ervoor dat u met behulp van de geschikt zijn.
Terug naar boven
Arabische versie Bulgaarse versie Catalaanse versie Tsjechische versie Deense versie Duitse versie Griekse versie Engels versie Spaanse versie Finse versie Franse versie Hindi versie Kroatische versie Indonesische versie Italiaanse versie Hebreeuwse versie Japanse versie Koreaanse versie Litouwse versie Letse versie Nederlandse versie Noorse versie Poolse versie Portugese versie Roemeense versie Russische versie Slowaakse versie Sloveense versie Servisch versie Zweedse versie Tagalog versie Oekraïense versie Vietnamese versie Chinese versie
Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Design Methodologies & Tools (Digitaal) -> synchrone en asynchrone design in SOC ontmoeting
Pagina 1 van 1

subj

text

Alle tijden zijn GMT 2 uur
Vergelijkbare onderwerpen:
Synchrone en asynchrone Design (10)
Synchrone vs Asynchronous ontwerp (12)
@ ltera: vs Synchronous Asynchronous Circuit Design (2)
Synchronous & Asynchronous State Machine Design-VHDL (5)
rom asynchrone of synchrone rom? (2)
synchrone en asynchrone (13)
Synchronous RAM vs Asynchronous RAM (2)
synchroon versus asynchroon (4)
Synchrone en asynchrone (4)
hoe instantiate asynchrone en synchrone reset? (3)


Misbruik | | Administrator | | Moderatoren | | Steun ons | | sitemap
onderwerp RSS