Regels | Recente berichten | onderwerp RSS | Zoeken | Registreer | Inloggen

synchroon versus asynchroon


Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> synchroon versus asynchroon
Auteur Bericht
anoop12



Lid geworden: 29 november 2006
Berichten: 69
Geholpen: 1


Post 22 oktober 2007 7:24

synchroon versus asynchroon


Hoi,
iedereen kan een onderscheid maken tussen synchrone en asynchrone signalen in termen van VHDL
groeten
Terug naar boven
suru



Lid geworden: 31 augustus 2007
Posts: 164
Geholpen: 4


Post 22 oktober 2007 7:36

synchroon versus asynchroon


als CLK vervolgens wordt gebruikt synchrone anders asynchroon.

indien clk'event en clk = '1 'dan
y <= x;
z <= k;

,,,, synchroon.
Terug naar boven
GCK



Geworden: 17 oktober 2006
Posts: 149
Geholpen: 5


Post 22 oktober 2007 9:46

synchroon versus asynchroon


Signalen gecontroleerd door de klok evenement wordt genoemd als synchroon.


Als de interne signaal aangestuurd door de andere signaal dat valt onder de klok signaal zal dan eerst werd ook de synchrone
Terug naar boven
vlsi_freak



Geworden: 03 september 2007
Posts: 102
Geholpen: 4


Post 22 oktober 2007 10:29

Re: synchroon versus asynchroon


Hoi.

Synchrone reset in VHDL.

if (clk'event en clk = '1 ') then
indien reset = '1 'dan
---
elsif
-----
end if;
end if;

Asynchronous reset in VHDL

indien reset = '1 'dan
-------
elsif clk'event en clk = '1 'dan
---------
end if;

Hope it helps

Bedankt
Terug naar boven
Google
AdSense
Google Adsense




Post 22 oktober 2007 10:29

Advertenties




Terug naar boven
darylz



Geworden: 24 maart 2005
Posts: 132
Geholpen: 4


Post 23 oktober 2007 8:52

synchroon versus asynchroon


het belangrijkste is niet het verschil tussen synchronisatie en async signalen .... bereiden een interview?
Terug naar boven
Arabische versie Bulgaarse versie Catalaanse versie Tsjechische versie Deense versie Duitse versie Griekse versie Engels versie Spaanse versie Finse versie Franse versie Hindi versie Kroatische versie Indonesische versie Italiaanse versie Hebreeuwse versie Japanse versie Koreaanse versie Litouwse versie Letse versie Nederlandse versie Noorse versie Poolse versie Portugese versie Roemeense versie Russische versie Slowaakse versie Sloveense versie Servisch versie Zweedse versie Tagalog versie Oekraïense versie Vietnamese versie Chinese versie
Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> synchroon versus asynchroon
Pagina 1 van 1

subj

text

Alle tijden zijn GMT 1 uur
Vergelijkbare onderwerpen:
Synchrone vs Asynchronous ontwerp (12)
@ ltera: vs Synchronous Asynchronous Circuit Design (2)
Synchrone SRAM vs Asynchronous SRAM (1)
Synchronous RAM vs Asynchronous RAM (2)
synchrone en asynchrone (13)
Synchrone en asynchrone (4)
Synchrone en asynchrone Design (10)
Wereldwijd asynchrone Lokaal synchroon System (2)
hoe instantiate asynchrone en synchrone reset? (3)
Verschil tussen synchrone en asynchrone CDMA? (2)


Misbruik | | Administrator | | Moderatoren | | Steun ons | | sitemap
onderwerp RSS