synchrone en asynchrone

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> synchrone en asynchrone

Auteur

Bericht

s_vlsi

Lid geworden: 16 mei 2006
Berichten: 21

26 mei 2006 13:56 synchrone en asynchrone

kan iemand mij vertellen het verschil tussen synchrone en aynsynchronous reset met de verilog code?
die reset moeten we gaan voor? Vraag

Thanks & Regards

Terug naar boven

sree205

Geworden: 13 maart 2006
Posts: 421
Geholpen: 30

27 mei 2006 8:40 synchrone en asynchrone

waarom niet u lezen de krant op reset door Clifford Cummings? Deze link heeft een paper over herstelt, zal dit helpen uw begrip.

http://www.sunburst-design.com/papers/

Terug naar boven

louisnells

Lid geworden: 08 mei 2006
Posts: 212
Geholpen: 13

27 mei 2006 13:27 Re: synchrone en asynchrone

In een synchrone reset gebeurt alleen wanneer klok actief is (hetzij op lopende of ve-ve gaan pulse). dat wil zeggen: je hebt de reset-signaal is gesteld tot de klok rand monsters het.
Maar in asynchrone reset reset gebeurt ogenblikkelijk.

Terug naar boven

zainmirza

Lid geworden: 24 december 2005
Posts: 134
Geholpen: 32
Locatie: Islamabad

27 mei 2006 19:11 synchrone en asynchrone

plz ook schrijven abt de transmissie dwz synchrone en asynchrone Transmission.

Terug naar boven

louisnells

Lid geworden: 08 mei 2006
Posts: 212
Geholpen: 13

27 mei 2006 19:30 Re: synchrone en asynchrone

Als de transmissie synchrounous is zal er enige referentie-signaal (klok), die de collega's die betrokken zijn bij de communicatie stap in koor maakt. De ICSP verbinding van de PIC-programmeur om de LC is synchroon, want er is een verwijzing klok in ICSP.
In asynchrone transmissie er niet zal worden dergelijke referentieprijs signaal. Bijvoorbeeld RS232 geen kloksignaal at-all.

zainmirza wrote:

plz ook schrijven abt de transmissie dwz synchrone en asynchrone Transmission.

Terug naar boven

Google
AdSense
Google Adsense

27 mei 2006 19:30 Advertenties

Terug naar boven

dsocer

Lid geworden: 04 april 2006
Berichten: 11

29 mei 2006 4:45 Re: synchrone en asynchrone

synchroon: altijd @ (posedge clk)
beginnen
if (RST == 0) ......
anders ..............
eindigen

asynchroon: altijd @ (posedge CLK of negedge RST)

Ik denk dat synchrone is beter in de meeste toepassingen.

Terug naar boven

sree205

Geworden: 13 maart 2006
Posts: 421
Geholpen: 30

30 mei 2006 12:36 synchrone en asynchrone

Incase het verkrijgen van een asynchrone-ingang, om de weg te maken synchroniseren zonder metastabiliteit flop is het dubbele van de asynchrone input en de output van de tweede flop in het ontwerp te gebruiken.

Dezelfde methode is ook om een signaal doorlopen van de ene klok naar het andere domein.

Terug naar boven

shankarmit

Lid geworden: 22 juni 2005
Posts: 188
Geholpen: 8
Locatie: India

30 mei 2006 14:13 Re: synchrone en asynchrone

Asynchornous gereset is, ongeacht de klok en reset zal handelen ..

gebruiken als reset = 1 dan ..

elsif (alway (at) klok) ..

In synchrone reset .. alleen als klok actief is (postive of negatief) .. en reset zal handelen

if (alwy (at) clocl)
if (reset) ..

sorry ik ben niet goed in verilog .. Schrijf u op deze manier ..

Groeten
Shankar

Terug naar boven

eelinker

Lid geworden: 12 februari 2006
Posts: 571
Geholpen: 12
Locatie: PERSIA

21 juli 2006 6:31 synchrone en asynchrone

In de naam van ---
diffrences zijn:
1) asynchronus heeft geen klok en op basis van poorten vertraging dan flip-flop.
2) asynchronus wordt niet ondersteund door CAD-tools, zodat het niet verstandig is het ontwerpen asynchrone.
3) voor meer informatie over het ontwerpen van asynchrone verwijzen naar ASCnotes.pdf in het web.
groeten

Terug naar boven

vcnvcc

Lid geworden: 21 juli 2006
Posts: 88
Geholpen: 1

21 juli 2006 9:21 Re: synchrone en asynchrone

enkele punten abt reset synch. en Async

1. Asynch reset is snel te vergelijken om te synchroniseren, neemt minder hardware, kost minder kracht, maar
kansen zijn er voor timing voor schending Async resetten.

Terug naar boven

bansalr

Geworden: 22 december 2005
Posts: 158
Geholpen: 13

21 juli 2006 10:19 Re: synchrone en asynchrone

Plz ga naar de link hieronder om meer discussie over async vs synchronisatie

http://www.deepchip.com/items/0396-01.html

Terug naar boven

kaustubhkhole

Lid geworden: 21 januari 2006
Posts: 102

23 juli 2006 18:34 synchrone en asynchrone

Klok en zonder klok!
Dit is de eenvoudigste def .....

Terug naar boven

Haytham

Lid geworden: 06 juni 2004
Posts: 225
Geholpen: 14
Locatie: Egypte

23 juli 2006 21:53 Re: synchrone en asynchrone

Hoi
Synchrone reset betekent proeven van de reset met de klok rand (hetzij pos of neg)
Terwijl Asynchronous reset middelen te resetten als ooit de reset voorwaarde is actief.
Een belangrijk onderwerp op Asynchrounous reset is dat het e synchrnously verwijderd uit de module reset-ingang en dit wordt beschouwd als een kwestie op systeemintegratie.

volgende Verilog juist

Quote:

synchroon: altijd @ (posedge clk)
beginnen
if (RST == 0) ......
anders ..............
eindigen

asynchroon: altijd @ (posedge CLK of negedge RST)

Voor digitale IC design, gebruiken wij altijd de asynchrnous reset

Voor synchrone transmissie betekent dat de klok signaal wordt overgedragen met de gegevens tijdens een asynchrone geen klok info op alle middelen.

In asynchrnous transmissie, is klok opnieuw geëxtraheerd FOM gegevens met behulp van CDR circuit (klok-data recovery) en vervolgens de gegevens gesynchroniseerd met de klok van de ontvanger domein met 2 FF's ten minste

Bedankt

Terug naar boven